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《专用集成电路设计基础》
《专用集成电路设计基础》
教学大纲
一、课程的教学目的和基本要求
教学目的：随着集成电路设计技术和工艺技术的不断发展，电子系统与各种数字化产品越来越多的采用专用集成电路加以实现，这就要求信息与电子科学技术的学生必须学习与掌握专用集成电路设计的基础知识。
基本要求：通过对《专用集成电路设计基础》的学习，使学生初步掌握专用集成电路的设计方法和设计流程，掌握CMOS逻辑电路的基本概念，包括MOS管理论、CMOS工艺和版图设计规则以及基本的CMOS逻辑电路设计。要求学生通过本课程学习，掌握硬件描述语言—verilog，能够独立编写verilog程序实现模块的功能，并了解逻辑功能模拟、逻辑综合和测试的目的，了解各种模拟方法及各自的特点，熟悉逻辑综合实现过程以及可测性电路设计。
二、相关教学环节安排
1．每周布置作业，作业量2～3小时，主要针对专用集成电路设计的基本概念和verilog编程。
三、课程主要内容及学时分配
每周2学时，共17周。
主要内容：
(一)ASIC简介 2学时
1．ASIC的类型 1学时
2．ASIC的设计流程 1学时
(二)CMOS逻辑电路 7学时
1． MOS管理论及Spice模型 1学时
2．CMOS工艺及版图设计规则 1学时
3．倒相器和组合逻辑电路 1学时
4．时序逻辑电路 1学时
5．数据通道 2学时
6．IO单元电路 1学时
(三)ASIC库的设计 4学时
1．MOS管的等效电阻和寄生电容 2学时
2．库单元的驱动能力及门时延计算 1学时
3．库单元设计 1学时
(四)verilog语言 8学时
1．Verilog语言的基础知识 1.5学时
2．模块调用构成的层次化设计 0.5学时
3．过程语句与赋值语句 1学时
4．时序控制 1.5学时
5．任务和函数、控制语句 1学时
6．逻辑功能模型和时延模型 0.5学时
7．Verilog设计举例—Viterbi译码器 1学时
8．Verilog语言的其他特点 1学时
(五)逻辑综合 5.5学时
1．逻辑综合实例 1.5学时
2．Viterbi译码器的逻辑综合和优化 1.5学时
3．Verilog与逻辑综合 2.学时
4．有限状态机和memory的综合 0.5学时
(六)逻辑模拟 5学时
1．模拟方法分类 0.5学时
2．模拟实例 1.5学时
3．逻辑模拟时采用的门模型和时序模型 1学时
4．静态时序分析 1学时
5．形式验证 0.
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