复杂数字系统设计Ch4A.pptVIP

4.8 片上系统（SoC）的设计 片上系统（SoC）的设计方法 设计“复用（Re-Use）”技术 用于SoC设计IP核的实例——ARM EMPU的结构特点 AMBA=ASB（先进系统总线）+ APB（先进外设总线） ARM-7 EMPU IP核的结构框图 4.8 片上系统（SoC）的设计 片上系统（SoC）的设计方法 可重购（Re-Configurable）设计技术 采用可重构设计技术的最主要目的：通过“重构”或电路“剪裁”，仅保留IP核中与功能实现有关的电路，使其电路规模、版图面积以及电路功耗等指标达到最优，并以此获得电路运行中功能和性能指标的提高。 可重构的两个层次：系统级和电路级 ——对于系统级的可重构设计最为重要的是系统功能的按需要“剪裁”和电路参数的重新配置。典型的例子是嵌入式微处理器IP核的可重配置设计。 根据功能需要，剪裁掉IP核中与实现功能无关的功能部件； 根据功能要求，按照实际的需要重新配置嵌入式微处理器IP核中程序/数据存储器、Cache容量及其相关的地址总线的数目； 对片内通用/专用寄存器组的规模大小进行配置； 对中断、DMA和数据/地址总线的位数进行按需配置； 对嵌入式微处理器IP核的指令集进行裁减； 4.8 片上系统（SoC）的设计 片上系统（SoC）的设计方法 可重构（Re-Configurable）设计技术 可重构的两个层次：系统级和电路级 —— 对于电路级的可重构即在线实时可重构设计技术是目前SoC设计的研究重点之一。 重点之一：根据具体的实现算法，在线实时配置各个算术运算单元先后连接的顺序和数据流的输入/输出与反馈路径，从而改变算术运算部件实现的算法功能，以达到高效运算的目标。 另一个重点：是在线实时配置系统中各个功能单元的数据交换路径，以达到数据高效传输与共享的目的。 4.8 片上系统（SoC）的设计 片上系统（SoC）的设计方法 可重购（Re-Configurable）设计技术 采用可重构设计技术实现的数字式软件无线电接收机的SoC系统结构框图 * * 4.7 ASIC电路的设计特点 CMOS基本单元 基本单元的分类 布尔单元：包括各种逻辑门电路； 开关单元： 传输门：输出驱动不能过大，否则会有“电荷共享”现象； 多路选择器； 三态缓冲器：最好采用反向缓冲器驱动传输门的电路结构； 存储单元：边缘敏感触发器，ASIC设计中一般只使用D触发器； 控制单元：译码器和比较器； ——译码器和比较器构成ASIC电路中的基本控制元件，其输出很容易产生假信号和毛刺，使用时必须非常小心； 数据调整单元：加法器、乘法器、桶形移位器和编码器； ——其输出必须经过触发器的采样后才能使用； 4.7 ASIC电路的设计特点 信号的分类 ——同步电路中所有的信号分成以下三种：时钟、控制信号和数据。 时钟的缓冲：树形缓冲，负载平衡以提高上升速度和减小时钟“歪斜（Skew）”； ASIC设计中不宜采用的电路 倍频器：用延迟线和“异或门”运算后产生倍频的窄脉冲； 延迟线：该结构对工艺过程的变化极为敏感； 单稳态触发器：无法保持定时关系； RS触发器：在R=0，S=0时，输出状态不稳定；触发器为异步工作；对输入端上的信号毛刺很敏感； JK触发器：占用面积比D触发器大，存在模糊的电路状态； 4.7 ASIC电路的设计特点 ASIC设计中不宜采用的电路 隐含触发器：组合电路在设计中若存在反馈回路就会形成隐含触发器，将会产生类似于RS触发器的各种问题； 错误使用控制元件： 译码器输出接触发器时钟或异步置位/复位端，译码器输出的毛刺会造成触发器状态错误地改变； 译码器的输出应控制触发器的使能端或接至同步置位/复7位端； 用触发器的输出作为另一触发器的时钟； 使用上升和下降两种边缘的时钟：使可用的时钟周期减半，相当于将时钟频率提高一倍； 异步清除：会产生短复位脉冲； 4.7 ASIC电路的设计特点 同步设计技术 ——ASIC的时序电路设计均采用同步设计技术，而且需要按照一套互相协调的设计原则，保证构成完全同步的系统。 同步的定义 每个边沿敏感部件（触发器、锁存器、FIFO等）的时钟输入都来至同一个时钟的相同边沿. 所有存贮元件（包括计数器）都是边沿敏感的，在系统中没有电平敏感存贮元件。 基本的同步电路单元——边缘敏感D触发器 限制条件：建立和保持时间、最小时钟宽度 4.7 ASIC电路的设计特点 同步设计技术 同步状态机——Moore和Mealy两种类型 Moore State Machine： Moore Machine Outputs are function solely of the current sta