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第 3 章 硬件描述语言VHDL 传统设计手段 原理图、真值表、卡诺图、状态方程 需要使用较多分立元器件 需要自己控制逻辑行为 需要专门的原理图输入工具，难于移植 不适合做系统仿真分析 硬件描述语言(HDL) 用于描述硬件系统、电路板和元件结构与功能的设计与建模语言 主要用于描述数字系统的结构、功能、行为和接口 能够支持电路硬件的设计、验证、综合和测试 设计与具体工艺无关 适合于多层次大规模设计 具有良好的开放性和并行设计能力 硬件描述语言种类 AHDL ALTERA公司发明的HDL,特点是非常易学易用，它的缺点是移植性不好，通常只能用于开发ALTERA自己的产品。 VHDL(Very High Speed Integrated Circuit) Verilog HDL 作为IEEE的工业标准硬件描述语言，得到众多EDA公司的支持。 VHDL与计算机语言的比较 运行对象 计算机系统 数字电路芯片 执行方式 串行执行 并行执行 数据结构 变量的变化 信号的流动 VHDL语言描述下图硬件电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control IS PORT(a,b,c : IN BOOLEAN; y : OUT BOOLEAN); END control; ARCHITECTURE example OF control IS BEGIN PROCESS(a,b,c) VARIABLE n:BOOLEAN; BEGIN IF a THEN n:=b; ELSE n:=c; END IF; y=n; END PROCESS; END example; 库、程序包 库（LIBRARY）——存放预先设计好的程序包和数据的集合体。 程序包（PACKAGE）——将已定义的数据类型、元件调用说明及子程序收集在一起，供VHDL设计实体共享和调用，若干个包则形成库。 实体（ENTITY） 用于描述设计系统的外部接口 实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。 实体组织的一般格式为： ENTITY 实体名 IS [GENERIC(类型表);] --可选项 [PORT(端口表);] --必需项 实体说明部分; --可选项 [BEGIN 实体语句部分;] END [ENTITY] [实体名]; GENERIC(类型表) 放在端口说明之前 其一般书写格式为： GENERIC　[CONSTANT]名字表：[IN]子类型标识[:＝静态表达式],…] 举例： GENERIC（m：TIME:＝3ns） 指明m是一个值为3ns的时间参数 则程序语句：tmp = d0 AND se1 AFTER m；实现d0 AND sel 经3ns延迟后才送到tmp。 PORT(端口表) 端口说明是描述器件的外部接口信号的说明，相当于器件的引脚说明 其一般书写格式为： Port(端口名,端口名：模式 数据类型名 … 端口名,端口名：模式 数据类型名); 端口名是赋于每个外部引脚的名称,名称的含义要明确 模式用来说明数据、信号通过该端口的传输方向。端口模式有in、out、buffer、inout 数据类型名说明出入端口的数据类型 EDA综合工具支持的数据类型包括 布尔型（boolean）、位型（bit）、位矢量型（bit-vector）和整数型（integer）。 由IEEE std_logic_1164定义的标准逻辑（standard logic）类型 Out与Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b; --Error end a; 实体说明部分 说明每一设计实体接口的共同部分 并行语句，如并行断言语句、并行过程调用语句和被动进程语句 这些语句必须是被动语句，其中不包含信号赋值 含有实体说明部分的实体 LIBRARY ieee; USE ieee.std_logic_1164.all; USE work.m