南理工紫金学院eda实验五.docVIP

EDA技术与应用 实验报告 实验名称： 并行乘法器 姓 名： Aa 学 号： 120403 班 级： 12电科 时 间： 2014.12.25 南京理工大学紫金学院电光系 实验目的（四号+黑体） 1、学习包集和元件例化语句的使用。（五号+宋体，段前缩进2字符,固定值18磅行距） 2、学习FAU(全加器单元)电路的设计。 3、学习并行乘法器电路的设计。 实验原理 1、用VHDL代码描述FAU、与门电路，要求其操作数有a、b两个，每个操作数都是4位宽度。 2、利用元件例化语句构成所需要的基本元件，利用包集声明该元件，在主代码中调用该元件完成设计。 1、并行乘法器的原理图： 2、TOP单元： 3、mid单元 4、lower单元 实验内容 adder: library ieee; use ieee.std_logic_1164.all; entity adder is port (a,b,cin:in std_logic; s,c:out std_logic); end adder; architecture adder of adder is begin s=a xor b xor cin; c=(a and b)or(a and cin) or (b and cin