FPGA与硬件描述语言_第三章_VHDL硬件描述语言4.pptxVIP

FPGA与硬件描述语言 2016.4 1 VHDL硬件描述语言 —基本电路的VHDL模型 3.5 基本电路的VHDL模型 3.5.1 组合逻辑电路的设计 3.5.2 时序逻辑电路的设计 2 VHDL硬件描述语言 —组合逻辑电路的设计 简单门电路 根据模块框图设计电路 3 VHDL硬件描述语言 —组合逻辑电路的设计 简单门电路 根据真值表设计电路 4 a b y 0 0 1 0 1 1 1 0 1 1 1 0 VHDL硬件描述语言 —组合逻辑电路的设计 编码器 根据真值表设计优先编码器 5 ei d0 d1 d2 d3 d4 d5 d6 d7 q0 q1 q2 gs eo 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 1 0 X 0 0 1 0 1 0 1 1 1 1 1 0 X X 0 1 0 0 1 0 1 1 1 1 0 X X X 0 1 1 0 1 0 1 1 1 0 X X X X 1 0 0 0 1 0 1 1 0 X X X X X 1 0 1 0 1 0 1 0 X X X X X X 1 1 0 0 1 0 0 X X X X X X X 1 1 1 0 1 VHDL硬件描述语言 —组合逻辑电路的设计 选择器 根据模块框图设计一个四选一选择器 6 VHDL硬件描述语言 —组合逻辑电路的设计 三态门 三态门共有三个端口，即数据输入、数据输出和输出使能 当输出使能有效时，数据输出端接收来自输入端的数据；反之，数据输出端保持高阻态 7 VHDL硬件描述语言 —组合逻辑电路的设计 三态门 设计一个三态门 8 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_gate IS PORT(datain,en:IN STD_LOGIC; dataout:OUT STD_LOGIC); END tri_gate; ARCHITECTURE behavior OF tri_gate IS BEGIN PROCESS(datain,en) BEGIN IF en = ‘1’ THEN dataout = datain; ELSE dataout = ‘Z’; END IF; END PROCESS; END behavior; VHDL硬件描述语言 —时序逻辑电路的设计 时序电路都是以时钟信号为驱动信号，电路仅在时钟信号的边沿才发生改变 时钟信号是时序电路的执行条件，时序电路总是以时钟进程的方式进行描述 9 VHDL硬件描述语言 —时序逻辑电路的设计 时钟进程一般有两种描述方式： 将时钟信号放入进程敏感表中 使用WAIT语句等待时钟信号，使用WAIT语句时进程将不存在敏感表 10 VHDL硬件描述语言 —时序逻辑电路的设计 对时钟边沿进行描述 上升沿到来条件描述 下降沿到来条件描述 11 clk’EVENT AND clk = ‘1’ AND clk’LAST_VALUE = ‘0’ clk’EVENT AND clk = ‘1’ --通常描述 clk’EVENT AND clk = ‘0’ AND clk’LAST_VALUE = ‘1’ clk’EVENT AND clk = ‘0’ --通常描述 VHDL硬件描述语言 —时序逻辑电路的设计 对时钟信号描述的注意事项： 对时钟触发边沿一定要说明时钟是上升沿触发还是下降沿触发 时钟作为进程中的敏感量时，进程中的敏感量不能出现一个以上的时钟信号 如果使用WAIT语句，它只能放在进程的最前面或者最后面 12 VHDL硬件描述语