一种基于NCVerilog+的并行逻辑模拟.pdfVIP

2008年伞围高性能计算学术年会 一种基于NC—Verilog的并行逻辑模拟 司照凯 巨鹏锦 吴志勇 朱英 (江南计算技术研究所无锡214083) conl) (szkll28@163 摘要：随着集成电路设计技术的发展，集成电 to synchronizeeverycycle，thesynchronousparallel 路的规模越来越大，而作为验证重要手段之一的 simulationcanbeused．Doan logic experiment 逻辑模拟技术也遇到了不少困难，其中主要的困 whichis a basedSoC’S NC—Verilog synchronous 难是模拟器的模拟速度难以达到验证要求、为了 simulationwiththree parallellogic subsystems， 解决这个困难，可以采用并行逻辑模拟技术。并 andcommunication implementsynchronization by 行逻辑模拟技术有同步和异步两种实现形式，对 andshared a the result，for semaphore memory．As accessintensivetest is 于需要节拍级同步的系统可以采用同步并行逻辑 vector，the memory speedup 模拟的方法，在一个基于NC about1．1～l2．andforthe intensivetest Verilog的SoC系 computing 统上进行3个子系统的同步并行逻辑模拟实验， vector．the is about1．4～l5 The speedup 通过共享内存的方式进行通信，利用信号量机制 showsthatthe simulation experiment parallellogic 实现同步，结果显示，对于访存密集型的泖j试向 iSefficient． 1～1 量，并行模拟的加速比在1 2左右，对于运 Key words：parallellogicsimulation，NC—Verilog， 算密集型的测试向量，加速比在14～15左右， shared