SOC设计方法与实例-交通大学.doc

SOC設計方法與實例 歐陽銘康 林柏青 林盈達 國立交通大學資訊科學系 新竹市大學路1001號 TEL: (03) 5712121 EXT. 56667 Email: ouyang@.tw ; gis90801@.tw ; ydlin@.tw 摘要 在這篇文章中，我們將主要的焦點放在數位積體電路(IC)的發展上，簡介數位IC設計的進展與當今普遍採用的設計流程；以及介紹SOC(System On Chip)這個今天在電子相關產業相當熱門的領域，筆者將簡述SOC的設計流程跟方法，以及現在市場上跟SOC設計相關的解決方案；接下來我們會將眼光轉到OPENCORES，這是一個以open source的精神推廣IC設計的機構，筆者會介紹在OPENCORES中有哪些資源可供利用，接下來我們會看看OPENCORES目前在SOC的發展上能提供的資源；最後筆者將簡介數位設計的趨勢以及台灣目前在SOC的發展上所推動的計畫。 I 數位電路設計的演進與HDL I.A 歷史背景 數位電路的發展，一路隨著真空管、電晶體到IC的發明而持續演進，而IC的問世，更是不斷地將數位電路的功能及複雜度，提升到新的境界；從早期的SSI、MSI、LSI、VLSI，到現在大家常看到的0.25u、0.18u、0.13u等等，其中不斷增加的，就是單一IC中邏輯閘的數目，從早期的十數個，到現在0.13u製程的IC，其中的邏輯閘數目可能高達10~25M，這其中的的差距真的是不可同日而語。 當IC中的邏輯閘數目隨著製程的進步而越來越多時，一些在設計上的問題就伴隨而來：我要怎麼利用這麼多可用的邏輯閘？我可以拿來設計什麼？我要怎麼設計？大家可以回想一下當初是怎麼學習數位電路的，一開始的時候不外乎是利用真值表、有限狀態機等等將數位電路轉成一堆邏輯閘的組合，之後在麵包版上用一堆小IC跟接線將電路實作出來，而在電腦上也有一些輔助設計軟體(CAD)幫助設計者作佈線的工作以及邏輯閘層次的模擬。 這樣看起來好像不錯，但是請大家想一下，現在一顆0.13u製程的IC起碼有上千萬個邏輯閘，這下好了，我們要到哪裡去找這麼大的麵包版來測試電路，就算全部都在電腦上測試，接下來的問題是，我們要怎麼去組織這麼多的邏輯閘？我們只能在邏輯閘的層次去設計數位電路嗎？ I.B 硬體描述語言與邏輯合成 如果大家學過電腦程式設計的話，就應該會有一種感覺，那就是我們可以用程式語言去描述一些功能，不管這些功能是用來排序或是用來作判斷；同樣的，設計數位電路也是為了實現某些功能，那有沒有程式語言可以用來描述硬體電路的？答案是有的，這種語言我們通稱為硬體描述語言(Hardware Description Language(HDL))，HDL經過長時間的發展，目前較普遍的有VHDL以及Verilog HDL。但是光有HDL並不能解決IC設計上的問題，我們還是需要以人工的方式將HDL的設計轉換成邏輯閘之間的連接線路，而邏輯合成(Logic Synthesis)工具的出現，正好彌補這個空缺，使得數位電路的設計工作，產生巨大的改變。 另一方面，相較於用HDL開始Top-to-Button的設計方式，還有一種稱之為Cell Based的方法是採取從電晶體層次開始由下往上的設計方式，目前較常用於記憶體的設計。 II SOC設計方法與業界的解決方案 II.A 數位IC設計流程 圖1 Top-to-Button的IC設計流程 圖1是一般數位IC的設計流程，大體來說Top-to Button的IC設計分為Front End以及Back End兩個部分， Front End的工作主要就是把程式碼轉換成邏輯閘層次的電路，而到了Back End的部分，P R作的是佈局(Place)與繞線(Route)，Timing Simulation主要是測試經過P R後某些電路產生的延遲對整個系統的影響，最後兩個步驟是投光罩前所作的修正；大家應該可以感覺到Front End的工作主要是在功能開發以及邏輯合成產生電路，而Back End就是作一些電路佈局以及半導體相關的工作，通常Front End跟Back End會交給不同的人或小組負責，在業界甚至有些公司就是專精在作Front End或Back End的部分。 II.B 矽智財與模組化設計 從前文的介紹，我們可以看出目前數位IC設計的重心，就在於如何用HDL撰寫適合邏輯合成的程式，而這些程式也就是矽智財(Intellectual Property(IP))中的一種，通常我們稱這種用HDL寫出來的程式為Soft IP；一般來說，用HDL撰寫程式碼時，通常會以模組化的方式將電路組織起來，換句話說，利用模組化的方式將一個個IP組合成一個電路是現在數位電路設計普遍採用的方式。 II.C Syst