第九章数字信号处理器.doc

第九章 数字信号处理器 9.1 数字信号处理技术的软件实现 一个数字网络或数字滤波器设计完毕， 知道其差分方程， 可根据差分方程直接编写其程序。 图 9.1.1(a)是一个一般二阶基本网络， 其差分方程为 y(n)=a1y(n1)+a2y(n2)+b0x(n)+b1x(n1)+b2x(n2) 式中， a1, a2, b0, b1, b2是已知参数； x(n)是输入信号， 一般x(n)是一些离散的数据 图 9.1.1 二阶网络结构及其级联型 ω(n)=a1ω(n1)+a2ω(n2)+b0x(n)+b1x(n1)+b2x(n2) y(n)=a3y(n1)+a4y(n2)+b3ω(n)+b4ω(n1)+b5ω(n2)  从n=0开始加入x(n)信号， x(-1)=0, x(-2)=0， 初始条件为： ω(-1)=0, ω(-2)=0, y(-1)=0, y(-2)=0， a1, a2, a3, a4, b0, b1, b2, b3, b4, b5均为已知参数， 其软件流程图如图 9.1.2 所示。 图 9.1.2 两个二阶网络的级联结构软件流程图 图 9.1.1(a)的二阶网络排序如图 9.1.3所示， 图中圆圈中的数字表示排序。 其运算次序如下：起始数据： v1=0, v2=0 (1)v3=a1v1+a2v2 v4=b1v1+b2v2; (2) v5=x(n)+v3; (3) v6=v5; (4) v7=b0v6+v4; (5) y(n)=v7; (6) 数据更新： v2=v1, v1=v6 图 9.1.3 图 9.1.1(a)的节点排序 图 9.1.4 图 9.1.3软件流程图 图 9.1.5 图 9.1.1(b)的节点排序 图 9.1.6 图 9.1.5的软件流程图 9.2 数字信号处理的硬件实现 9.2.1 专用数字信号处理集成电路 DSP56200 为 28 脚双列直插封装， 其引脚可分为如下几类(见图 9.2.1)： (1) 主计算机接口； (2) 级联接口； (3) 时钟； (4) 电源。 图 9.2.1 DSP56200 引脚信号分类 1.主计算机接口 D0~D7 是与主计算机通信的双向数据总线。A0~A3 为寄存器地址。 为片选信号引脚， 为低电平时可访问DSP56200 片上的有关寄存器。 为读信号引脚， 当 为低电平时，使有关寄存器的内容呈现在数据总线上。 为写信号，该信号让主机将有关内容写入由A0~A3 所决定的寄存器中。 2.级联接口 级联接口主要用于多片DSP56200 的级联应用， 如图 9.2.2 所示。 图 9.2.2 DSP56200 的级联 SDI： 串行数据输入引脚， 用于级联模式。 SDO： 串行数据输出引脚， 与下一级SDI连接。 SSI： 串行和输入， 用于接收前一级SSO输出的部分和。 SSO： 串行和输出， 与下一级芯片的SSI相连。 SEI： 串行误差输入， 用于自适应滤波模式。 3. 时钟与电源 CLOCK： 时钟输入， 用于接收时钟信号。 START： 启动处理信号。 VCC： 电源， +5 V。 GND： 地。 9.2.2 通用数字信号处理器(DSP) 1.DSP的主要特点及发展概况 与普通单片机相比较， DSP具有以下特点： (1) 采用增强的哈佛结构， 将程序存储器和数据存储器分开， 并有各自的总线结构(程序总线和数据总线)， 这样就减少了系统对总线的压力， 并可在执行指令时采用流水线操作， 使读取指令、 指令译码和执行指令等操作并行进行。 (2) 片内带有高速阵列乘法器等专用硬件， 使得一条指令可同时完成乘法和累加等复杂运算。 (3) 具有片上高速数据RAM和程序存储器。 (4) 具有高速I/O接口， 提高数据交