第6章+存储器探究.ppt

微机原理与接口技术 朱华贵 2016年04月12日 第6章 存储器 朱华贵 2016年04月12日 存储器应用无处不在 存储器的层次结构 寄存器 微处理器内部的存储单元 高速缓存（Cache） 完全用硬件实现主存储器的速度提高 主存储器 存放当前运行程序和数据，采用半导体存储器构成 辅助存储器 磁记录或光记录方式 磁盘或光盘形式存放可读可写或只读内容 以外设方式连接和访问 现代微机的存储结构 存储访问的局部性原理 层次结构解决存储器件的容量、速度和价格矛盾 出色效率来源于存储器访问的局部性原理： 处理器访问存储器时，所访问的存储单元在一段时间内都趋向于一个较小的连续区域中 空间局部：紧邻被访问单元的地方也将被访问 时间局部：刚被访问的单元很快将再次被访问 程序运行过程中，绝大多数情况都能够直接从快速的存储器中获取指令和读写数据；当需要从慢速的下层存储器获取指令或数据时，每次都将一个程序段或一个较大数据块读入上层存储器，后续操作就可以直接访问快速的上层存储器 现代内存储器-内存条 如何判别购买的内存条好坏？ 半导体存储器芯片的结构 存储器的组成 存储器芯片具有大量存储单元 每个存储单元拥有一个地址 存储1/4/8/16/32位数据 存储器芯片结构： 存储单元数×每个存储单元的数据位数 ＝2M×N＝芯片的存储容量 M＝芯片地址线的个数 N＝数据线的个数 地址译码 译码（Decode） 将某个特定的编码输入翻译为有效输出的过程 存储器译码电路 可编程逻辑器件PLD 译码器 门电路组合 存储器地址分析 微处理器8088 8位数据总线D7～D0 20个地址总线A19～A0 32K×8结构的SRAM 8位数据总线D7～D0 15个地址总线A14～A0 微处理器A19～A15＝00001 存储器片选有效 地址范围：08000H～0FFFFH 138译码器 3个控制输入引脚：E3，E2和E1 都有效，才能实现译码功能 3个编码输入引脚：C，B和A 8种编码各对应一个译码输出引脚 CBA＝000编码使Y0*低有效，其他高电平无效 CBA＝001编码使Y1*低有效，其他高电平无效 …… CBA＝111编码使Y7低有效，其它高电平无效 译码器译码 Y0译码输出有效，必须： E3E2E1＝100 A19A18A17＝111 CBA＝000 A16A15A14＝000。 结论：A19～A14＝111000 地址范围：E0000H～E3FFFH 存储容量：16KB 译码方式 全译码方式 使用全部微处理器地址总线 片内寻址：低位地址与存储器芯片地址引脚相连 片选寻址：高位地址经译码与存储器芯片片选引脚相连 部分译码方式 只使用部分微处理器地址总线进行译码 没有使用的地址信号对存储器芯片的工作不产生影响 全译码示例 全译码示例——地址分析 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 部分译码示例 部分译码示例——地址分析 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 线选译码示例 线选译码示例——地址分析 16位存储结构 对称的两个存储体（Bank）所构成 偶存储体（A0＝0） 对应所有的偶地址单元（0、2、4、……FFFEH） 接微处理器低8位数据总线D7～D0 奇存储体（BHE*＝0） 对应所有的奇地址单元（1、3、5、……FFFFH） 接微处理器高8位数据总线D15～D8 两个存储器芯片的片选端连接在一起 存储器地址译码电路设计步骤 存储器地址译码电路的设计一般遵循如下步骤： （1）根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置； （2）根据所选用存储芯片的容量，画出地址分配图或列出地址分配表； （3）根据地址分配图确定译码方法； （4）选用合适器件，画出译码电路图。 片选控制端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/-M信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用 2.存储器接口分析 与ROM接口电路不同，CPU对RAM不仅要进行16位读操作，还要进行写操作。写操作有3种类型：写16位数据、写低8位数据和写高8位数据。 【例6-2】设计一RAM扩展电路，容量为32K字，地址从10000H开始。芯片采用62256。 ? A19 A18 A17 A16 A15 A14 A13 A