超大规模集成电路剖析.ppt

P* 1. PROM结构 “或阵列”用作存储矩阵，“与阵列”用作译码器； N个输入端对应 2n 个输入 门； PROM阵列用于存放数据，不适合逻辑函数实现。 P* 1 W 0 W 1 W 2 W 3 D 3 D 2 D 1 D 0 A 1 A 0 1 与 阵 列 或 阵 列 × × × × × × × × × × PROM编程 P* 2. PLA结构 PLA阵列中，“或阵列”和“与阵列”皆可编程，在简单PLD中有最高的灵活性，阵列规模比相同的输入PROM小得多。PLA的利用率取决于支撑软件的质量。实际应用中器件的引脚很有限，无法满足大规模逻辑高度灵活的编程的需求，因而无法体现该结构的与或都可编程的优越性。所以，实际中PLA器件并没有形成产品。 P* 二进制值 0000 0001 0010 0011 0100 0101 0110 0111 格雷码 0000 0001 0011 0010 0110 0111 0101 0100 例：PLA实现四位二进制码转换为格雷码的代码转换电路 格雷码：任意两个相邻代码之间只有一位不同的二进制编码（具有抗干扰性和消除毛刺技术方法） 二进制值 1000 1001 1010 1011 1100 1101 1110 1111 格雷码 1100 1101 1111 1110 1010 1011 1001 1000 格雷码（循环码） P* PLA编程 P* 与阵列可编程使输入项增多，或阵列固定使器件简化 或阵列固定明显影响了器件编程的灵活性 速度高、价格低，输出有极性转换和I/O方式 可用触发器输出并对阵列产生反馈 PLA之后出现的一种实用的PLD产品，可进行现场编程，应用较广泛 3. PAL结构 可编程与阵列 固定或门 P* PAL输出结构 ① 专用输出结构 ② 可编程I/O结构 ③ 寄存器输出结构 ④ 异或型输出结构 PAL输出结构 P* P* P* 4. GAL结构 时钟信 号输入 输出逻辑 宏单元 输入/ 输出口 固定或 阵列 可编程与阵列 三态控制 数据输入口 P* GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元Output Logic Macro Cell（OLMC）代替固定的或阵列。可以实现时序等复杂电路。 组成： 异或门：控制输出信号的极性，当XOR（n）＝1时，异或门起反相作用；当XOR（n）＝0时，异或门起同相作用。 一个或门：或门的每个输入对应一个乘积项，或门的输出为各乘积项之和。 D触发器：D触发器作为状态寄存器用，以使GAL器件可用于时序逻辑电路。 4个多路选择器 目前较大的GAL供应商是Lattice。 结构特点 P* OLMC内部结构 输出使能选择 或门控制选择 输出 选择 反馈信号选择 D触发器 P* P* 时钟频率 、周期 时钟分组，对多个时钟时使用。如：分频、倍频确定时钟同步 时钟上升沿、下降沿确定占空比 SCOPE P* 输入延时和输出延时 输入延时指芯片外部寄存器到达芯片输入端口的路径延迟加上外部寄存器的固有延时 输出延时指从芯片输出管脚到外部寄存器的路径延迟与该外部寄存器的固有建立时间之和 Logic Logic Board Chip clk 输入延时 Tco Logic Logic Board Chip clk 输出延时 Tsu I/O延时约束 P* 多周期路径（Multi-cycle paths） 是一种慢速时间约束，指出某些寄存器或路径许多个时钟周期完成（如计数器的高比特位），这些路径和寄存器的变化较慢，如果约束成一个周期完成就“过强约束了”，浪费资源。 Max Delay 用于设置点到点之间路径的最大约束，为用户提供单条路径延迟的手段 约束属性 指Synplify pro语法中通过约束属性关键字指定的约束条件。如:Syn-代表通用综合约束属性、Altera-代表Altera专用约束属性 P* 器件 优化参数 综合约束文件 综合结果存储 时序报告 语言参数 5.设置综合优化参数 P* 器件选型与参数，如：扇出数目、快速通道时序优化等 P* 约束文件 综合输出*.VQM或EDIF网表 P* 完成综合时序约束和综合优化参数的设置，就可进行综合按“Run”综合器就自动根据要求进行综合，状态栏显示编译“Compiling”，映射“mapping”，“done”完成综合过程。 6. 综合 网表文件 工程报告文件 门级视图 属性传 递文件 P* Synplify综合实验课 设计一个简单ALU的VHDL可综合模型 设置综合约束环境，利用Synplify的进行综合 编写实验报告 P* library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.al