实验五处理器数据通路实验.docVIP

实验五 数据通路的设计和验证 实验目的 通过数据通路的的设计和验证,掌握CPU数据通路的基本原理和控制信号的顺序。 了解QUARTUS II硬件描述语言和原理图混合输入设计的过程。 掌握Simplest CPU的数据通路的控制方法，为控制器实验奠定基础。 实验原理 如图1所示是本次实验所设计的Simplest CPU的数据通路和存储器部分的原理框图，该处理器支持的指令集如表1所示，只有4条指令。该CPU的寄存器如表2所示，数据通路的控制信号如表2所示。 表1 SimplestCPU的指令集 名称 实现的操作 功能 LD addr AC ← MEM[AR] 取存储器地址addr的数据到累加器AC ST addr MEM[AR]← AC 存累加器AC数据到地址addr的存储器 ADD addr AC ← (AC)+MEM[AR] 累加器AC加上存储器地址addr数据 JZ addr 若AC为0则PC ← addr， 否则，顺序执行下条指令 累加器为0则从地址addr取指令执行 该处理器的存储器为64单元，编址0~63，通过地址总线Addr[5..0]进行选择；每个单元数据宽度8位，分别通过Dout[7..0]和Din[7..0]进行数据的读写，存储器的读、写控制信号分别为MRD和MWR。 表2 寄存器介绍 寄存器 中文名称 宽度 功能 PC 程序计数器 6位 存放CPU要执行的下一条指令的存储器地址 AR 地址寄存器 6位 存放存储器的地址，为访问存储器提供地址信息 DR 数据寄存器 8位 加法指令中提供第二个数据。 IR 指令寄存器 2位 存放取回的指令的2位操作码 AC 累加器 8位 CPU的主要寄存器，存放源数据和结果 图1 实验使用的数据通路和存储器原理框图 表3 数据通路控制信号 信号 中文名称 宽度 功能 mrd 存储器读信号 1位 mrd=1：存储器在Dout[7..0]输出数据 mwr 存储器写信号 1位 mwr=1：将Din[7..0]的数据写入存储器 PCload PC写信号 1位 PCload=1：内部总线数据写入PC PCinc PC+1信号 1位 PCinc=1：PC寄存器的值自增1，即：PC-(PC)+1 PCbus PC读信号 1位 PCbus=1：PC值输出到内部总线，即：内部总线-(PC) ARload AR写信号 1位 ARload=1：内部总线数据写入AR ARbus AR读信号 1位 ARbus=1：AR值输出到内部总线，即：内部总线-(AR) DRload DR写信号 1位 DRload=1：内部总线数据写入DR DRbus DR读信号 1位 DRbus=1：DR值输出到内部总线，即：内部总线-(DR) IRload IR写信号 1位 IRload=1：内部总线数据写入IR ACload AC写信号 1位 ARload=1：内部总线数据写入AC ACbus AC读信号 1位 ACbus=1：AC值输出到内部总线，即：内部总线-(AC) ALUsel ALU功能选择 1位 ALUsel=0：内部总线数据 - AC ALUsel=1：(AC)+内部总线数据 - AC 实验内容 本实验由多个设计文件构成，并且顶层设计采用原理图输入方式，如图2所示是本次实验的顶层设计原理图。图中的各个模块采用verilog硬件描述语言设计，对应的模块分别是时钟分频器ClockInput、数据通路datapath、存储器mem、显示输出display和与PC机的输入输出调试接口PC_InOut，对应的设计文件分别是ClockInput.v、datapath.v、mem.v、display.v和PC_InOut.v，如表4所示。 表4 本实验所用的设计文件 模块 文件 功能 顶层模块 EXP5.bdf 原理图设计的顶层模块 时钟分频器 ClockInput.v 将外部输入的1MHz的时钟信号分频为需要的1Hz时钟信号 数据通路 datapath.v CPU的数据通路 存储器 mem.v 64字节的存储器的设计 显示器 display.v 显示数据通路输出的数据 PC调试输入输出 PC_InOut.v PC端发出的控制信号和 送到PC的数据通路输出的数据  图2 本次实验的顶层设计原理图 实验步骤（请参考实验演示文档） 打开QUARTUSII软件，新建一个工程。 建完工程之后，新建一个原理图文件，并保存为EXP5.bdf。 再新建一个Verilog File，打开编辑器。 按照实验原理和自己的想法，在编辑窗口编写Verilog代码，请参考实验所提供的实验代码文件。 编写完Verilog代码后，保存起来。 对自己编