微机原理与接口技术第五章终稿.pptVIP

第五章8086的总线操作和时序 第一节 8086 引脚功能 最小模式 MN/MX接+5V 一、最小模式中引脚定义 AD15～AD0(输入/输出，三态)Address Data Bus 地址/数据总线，分时复用。 T1传地址，T2～T4传数据，DMA方式高阻。 A19/S6～A16/S3(输出，三态)Address/Status 地址/状态线，分时复用。 T1：地址高4位 T2 ～T4 ：状态线 DMA：高阻 RD(输出，三态) Read 读信号，低电平有效，DMA时高阻。 WR(输出，三态) Write 写信号，低电平有效，DMA时高阻。 M/IO(输出，三态) Memor/Input and output 输入输出和存储器控制信号，低为访问I/O，高为访问存储器， DMA时高阻。 ALE(输出)Address Latch Enable 地址锁存允许信号，高电平有效,把AD0 ～ AD15，A16 ～ A19地址锁存到地址锁存器。 DEN(输出，三态)Data Enable 数据允许信号，低电平有效，作为8286/8287数据收发器的输出允许信号，DMA时高阻。 DT/R(输出，三态)Data Transmit/Receive 数据发送/接收控制信号，作为8286/8287的数据传送方向控制，1 CPU发送 0 接收，DMA时高阻。 READY(输入)Ready 准备就绪信号，高电平，由存储器或I/O端口发来的响应信号，表示已准备好。 RESET(输入) 复位信号，高电平有效。 INTR(输入)Interrupt Request 可屏蔽中断请求信号，高电平有效。 INTA(输出)Interrupt Acknowledge 中断响应信号，低电平有效。 NMI(输入)Non-Maskable Interrupt 非屏蔽中断请求信号，边沿触发。 TEST(输入) 测试信号，低电平有效，CPU执行WAIT指令，检测TEST，为低继续工作，为高CPU进入空转状态，等待。 HOLD和HLDA 系统总线的控制权 HOLD(输入)Hold Request 总线请求信号，高电平有效，别的设备要占用总线，提出。 HLDA(输出)Hold Acknowledge 总线响应信号，高电平有效，CPU一但测试到HOLD有效，如CPU允许让出总线，在当前总线周期的T4发出HLDA，让出总线使用权，置三态。 BHE/S7 T1：输出BHE信号，表示高8位数据线 AD15～AD8上数据有效； T2～T4：输出状态信号S7。 CLK(输入)Clock 时钟信号，5MHZ Vcc +5V GND 电源地 二、最大模式中引脚定义 24 ～31脚定义如下： S2、S1、S0 (输出，三态) Bus Cycle Status 总线周期状态信号 P.34，表2-4 RQ/GT0，RQ/GT1(输入/输出，三态) Request/Grant 总线请求信号输入/总线请求允许信号输出。 LOCK(输出，三态) 总线封锁信号，低电平有效，别的总线主设备不能获得对系统总线的控制。 QS1、QS0(输出)Instruction Queue Status 指令队列状态信号，高电平有效，指出CPU中指令队列当前的状态。 第二节 8086典型时序分析 一、指令周期总线周期和T状态 微处理器简单工作过程： (1) 取出指令 (2) 分析指令 (3) 执行指令 1.指令周期 执行一条指令所需要的时间。 2.总线周期 指令周期分为一个个总线周期。如取指周期，存储器读等。 3.T状态 每个总线周期通常包含4个T状态(T1~T4)，每个T状态就是时钟周期。 二、学习CPU时序的目的 1.有利于深入了解指令的执行过程。 2.编程时，适当选用指令，缩短指令的存储空间和执行时间。 3.连接时考虑时序配合。 4.实时控制。 三、8086典型时序分析 8086最基本的总线周期是CPU与存储器(或外设)进行通信。 1. 存储器读周期和存储器写周期 2. 输入输出周期 3. 空转周期 4. 中断响应周期 5. 系统复位 6. CPU进入和退出保持状态的