原理图输入-Read.ppt

教材：EDA技术实用教程 潘松 黄继业 编著 科学出版社 参考书： 1.VHDL硬件描述语言与数字逻辑电路设计 侯伯亨 顾新 编著 西安电子科技大学出版社 2. CPLD技术及其应用 宋万杰 编著 西安电子科技大学出版社 相关网站 本课程教学安排： 总学时：20学时，课堂教学10学时，上机10学时 教学内容： 第一章 概述 第二章 EDA设计流程及其工具 第四章 原理图输入设计方法 第五章 VHDL设计初步 第六章 VHDL设计进阶 第七章 有限状态机设计 第八章 VHDL结构与要素 第九章 VHDL基本语句 教学目的：了解一类器件、掌握一门设计语言、熟悉一种设计工具 第一讲 主要内容： 1. EDA简介 2. EDA设计流程及工具 3. 原理图输入设计方法 1. EDA技术实现目标 利用EDA技术进行电子系统设计，最后的目标是完成专用集成电路ASIC的设计和实现。 三条实现途径： 1)超大规模可编程逻辑器件*** 主流器件： FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device) 2)半定制或全定制ASIC 3)混合ASIC 综合器---能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序，或协助进行手工转换的程序。 高层次的表示 低层次的表示 行为域 结构域 算法级 门级 （1）自然语言综合：从自然语言转换到VHDL语言算法表示。 （2）行为综合：从算法表示转换到寄存器传输级（Register Transport Level, RTL），即从行为域到结构域的综合。 （3）逻辑综合：RTL级表示转换到逻辑门（包括触发器）的表示。 （4）版图综合或者结构综合：从逻辑门表示转换到版图表示（ASIC设计），或者转换到FPGA的配置网表文件。有了版图信息就可以把芯片生产出来；有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。 （2）了解器件资源分配情况 内嵌的RAM单元EAB 已被占用的逻辑宏单元 逻辑阵列块 LAB 逻辑宏单元 LCs（LEs） （3）了解设计项目速度/延时特性 时钟信号名 最高时钟频率 信号延时信息 （4）资源编辑 设计者可以利用芯片资源编辑器 对目标器件的资源进行手工配置。 （5）引脚锁定（适用于引脚少的器件） 用鼠标将信号引脚名拖到下面芯片的相应引脚上即可 CLK被琐定在205引脚 4.3 参数可设置LPM兆功能块 LPM库中的兆功能块可以以图形或 硬件描述语言模块形式方便地调用。设计 者只需选择所需模块并为其设定适当的参 数即可。 （8）观察分析波形 （9）延时时序分析 （10）包装元件入库 （可供其他设计调用） 6.引脚锁定 若仿真测试无误，将设计编程下载到 EDA实验箱上的目标器件作进一步的硬件 测试，以便最终了解设计项目的正确性。 根据EDA实验箱上主芯片引脚与外部 硬件连接关系锁定输入输出引脚。 ? 符号 数据开关名称 主芯片引脚号 输 入 a S1 75 b S2 74 输 出 so L2 87 co L4 86 引脚分配示例： （1）引脚定位 输入端口名 输入引脚编号 （2）引脚锁定 （3）注意：引脚锁定后，必须重新编译，以便 将引脚信息编入下载文件中。 7.编程下载 首先用下载线把计算机的打印机口 与实验箱连接好，打开电源： （1）下载方式设定 硬件设置选项 编程配置下载键 （2）下载 8.设计顶层文件 利用已设计好并包装入库的底层元件 半加器h_adder，完成顶层项目全加器的 设计。 在新的原理图编辑窗口调入半加器 元件h_adder，以及其他所需元件。参考 上述半加器的设计流程，完成全加器的 设计、仿真、编程下载及硬件测试。 1位全加器原理图 1位全加器时序仿真波形 全加器引脚锁定 ? 符号 数据开关名称 主芯片引脚号 输 入 ain S3 73 bin S4 71 cin S5 70 输 出 sum L8 83 cout L6 85 设计流程归纳 编译完成后，双击该钮，打开适配报告，了解适配情况、资源使用情况和引脚锁定情况等。 4.2 2位十进制数字频率计设计 双十