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Exp#3 基于Cadence的电路版图绘制及验证 中国科学技术大学软件学院 Contents 芯片设计流程 版图设计 完成集成电路加工所需的各个掩模版上的图形 设计规则：设计者和工艺工程师之间的接口 基于Cadence的版图设计 工具：Virtuoso Layout Editor 设计规则检查 DRC 版图原理图一致性检查LVS 从版图中提取电路网表，然后将这个网表同电路原理图进行比较 版图寄生参数提取LPE 提取出包含寄生参数的spice网表，用于带有寄生参数的后仿真 CSMC双硅三铝混合信号工艺 TB：tub，n阱，作为pmos器件衬底 TO：Thin Oxide，有源区，作为mos的源漏区 GT：gate，多晶硅1，作为mos栅极 SP：P＋注入区 SN：N＋注入区 W1：接触孔，金属1到多晶硅和有源区的接触孔 A1：铝1，第一层金属 W2：通孔1，金属1和金属2的接触孔 A2：铝2，第二层金属 W3：通孔2，金属2和金属3的接触孔 CP：bond pad，pad开孔 IM：第二层多晶硅电阻阻挡层 PC：poly Cap，用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅 PT：p tub，p阱，作为nmos器件衬底 CSMC05MS工艺库文件 CMOS反相器版图设计与验证 版图绘制 设计规则验证DRC 指定输入输出文件