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2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分）实验报告（ 2015年5月19日）教学班学号姓名组长签名成绩12031112031006王天然*12031112031003马璇12031212031001唐玥自动化科学与电气工程学院目录（ 2015年5月19日）1目录1实验一、简单组合逻辑和简单时序逻辑11.1 简单的组合逻辑设计11.1.1实验目的和内容：11.1.2实验源代码：11.1.3测试模块源代码：11.2 简单分频时序逻辑电路的设计31.2.1实验目的和内容：31.2.2实验源代码：31.2.3实验测试源代码：41.3（选作）设计一个字节（8位）比较器51.3.1实验内容：51.3.2实验代码：51.3.3实验测试源代码：51.4 实验小结6实验二、条件语句和always过程块72.1 实验任务1——利用条件语句实现计数分频时序电路72.1.1 实验要求72.1.2 模块的核心逻辑设计72.1.3 测试程序的核心逻辑设计82.1.4 仿真实验关键结果及其解释82.2 实验任务2——用always块实现较复杂的组合逻辑电路92.2.1 实验要求92.2.2 模块的核心逻辑设计92.3选做实验一——利用10MHz的时钟，设计一个单周期形状的周期波形112.3.1模块的核心逻辑设计112.3.2测试程序的核心逻辑设计112.3.3仿真实验关键结果及其解释122.4选做实验二——always块设计一个8路数据选择器122.4.1实验要求122.4.2模块的核心逻辑设计122.4.3测试程序的核心逻辑设计132.5 实验小结13实验三、赋值、函数和任务153.1 实验任务1——阻塞赋值与非阻塞赋值的区别153.1.1 实验要求153.1.2 模块的核心逻辑设计153.1.3 测试程序的核心逻辑设计163.1.4 仿真实验关键结果及其解释183.2 实验任务2——在Verilog HDL中使用函数193.2.1 实验要求193.2.2 模块的核心逻辑设计193.2.3 测试程序的核心逻辑设计213.2.4 仿真实验关键结果及其解释223.3实验任务3——在Verilog HDL中使用任务（task）233.2.1 实验要求233.2.2 模块的核心逻辑设计233.2.3 测试程序的核心逻辑设计243.2.4 仿真实验关键结果及其解释253.3实验总结25实验四、有限状态机264.1 实验任务1——基于状态机的串行数据检测器264.1.1 实验要求264.1.2 模块的核心逻辑设计264.1.3 测试程序的核心逻辑设计274.1.4 仿真实验关键结果及其解释294.2 实验任务2——楼梯灯294.2.1 实验要求294.2.2 模块的核心逻辑设计304.2.3 测试程序的核心逻辑设计334.2.4 仿真实验关键结果及其解释344.3实验总结35实验一、简单组合逻辑和简单时序逻辑1.1 简单的组合逻辑设计1.1.1实验目的和内容：目的：（1）掌握基本组合逻辑电路的实现方法（2）初步了解两种基本组合逻辑电路的生成方法（3）学习测试模块的编写（4）通过综合和布局布线了解不同层次仿真的物理意义内容：模块源代码的组合逻辑仿真与测试1.1.2实验源代码：module compare(equal,a,b);input a,b;output equal;assign equal=(ab)?1:0;//主要逻辑就是比较两个数大小，若满足ab equal=1,否则equal=0endmodule1.1.3测试模块源代码：`timescale 1ns/1ns`include ./compare.vmodule t;rega,b;wire equal;initialbegin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 a=0;b=0; #100 $stop;endcompare m(.equal(equal),.a(a),.b(b));endmodule实验仿真：测试模块检测模块设计，给出输入信号，通过波形观察模块的内部信号和输出信号。综合就是将compare.v文件送到synplify或其他综合器进行处理，启动综合器编译。1.2 简单分频时序逻辑电路的设计1.2.1实验目的和内容：目的：（1）掌握最基本时序电路的实现方法（2）学习时序电路测试模块的编写（3）学习综合和不同层次的仿真内容：分频时序电路的仿真测试1.2.2实验源代码：modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_outalways @(posedgeclk_in)//