数字电路—第8章节pld.pptVIP

第一节 可编程逻辑器件PLD概述 第二节 可编程逻辑阵列PLA 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第五节 高密度可编程逻辑器件HDPLD 三. 现场可编程门阵列（FPGA） 2. GAL输出逻辑宏单元OLMC的组成 或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX 第四节 通用逻辑阵列GAL Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 异或门：当XOR(n)=1时，异或门起反相作用； 当XOR(n)=0时，异或门起同相作用。 状态存储器，构成时序电路 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. PTMUX—选择与阵列输出的第一个乘积项或低电平 四个数据选择器： TSMUX—选择三态缓冲器的控制信号 芯片统一OE信号 与阵列第一个乘积项 高电平 低电平 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. FMUX—与阵列反馈信号的来源 触发器的反相输出Q 本单元的输出 相邻单元的输出 固定低电平 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 时钟控制 使能控制 组合输出 时序输出 OMUX—选择输出方式 编程元件：AC1(n)、 AC0—编程实现 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3. 输出逻辑宏单元OLMC输出结构 专用输入组态 专用输出组态 组合输入/输出组态 寄存器组态 寄存器组合I/O组态 第四节 通用逻辑阵列GAL Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，可作输入端用。 I/O可以作为输入端，提供给相邻的逻辑宏单元。 本级输入信号却来自另一相邻宏单元。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 本单元的反馈信号和去相邻单元的信号都被阻断 三态缓冲器使能，异或门的输出不经过D触发器，直接由处于使能状态的三态门输出，属于组合输出 组合输出 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 适合于三态I/O缓冲等双向组合逻辑电路 时钟和使能可配置作输入使用 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 时序输出——从触发器的输出同相Q端输出 或门的输入有8个乘积项 输出缓冲器的使能信号 时钟，作为公共端 适合于实现计数器、移位寄存器等时序逻辑电路 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 使用场合不同，适合实现在一个带寄存器器件作组合