数字电路第5版第5章节.pptVIP

第五章 触发器 5.1 概　述 二、触发器的类型 5.2 SR锁存器 一、电路结构与工作原理 1.电路结构 二、动作特点 在任何时刻，输入都能直接改变输出的状态。 5.3 电平触发的触发器 一、电路结构与工作原理 二、动作特点 在CLK=1的全部时间里，S 和 R的变化都将引起 输出状态的变化。且在CLK=1 期间，Q 和 Q’ 可能随 S、R变化多次翻转。 三、电平触发的 D 触发器 5.4 脉冲触发的触发器 1. 电路结构 1. 电路结构 (5) 列出真值表 二、脉冲触发方式的动作特点 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力，希望触发 器的次态仅取决于CLK 的下降沿（或上升沿）到来 时的输入信号状态，与在此前、后输入的状态没 有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 · · · 一、电路结构和工作原理 2.利用CMOS传输门的边沿触发器 三、边沿触发器工作波形分析举例 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中，由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同。 二、JK触发器 1.定义:凡在时钟信号作用下，具有如下功能的触发器称为 JK 触发器。 三、T 触发器 定义：凡在时钟信号作用下，具有如下功能的触发器 称为T 触发器。 四、T ’ 触发器 定义：凡在时钟信号作用下，具有如下功能的触发器 称为T’ 触发器。 五、D 触发器 定义：凡在时钟信号作用下，具有如下功能的触发器 称为D 触发器。 逻辑功能： 是 与输入及 在CLK 作用后稳态之间的关系 （RS, JK, D, T） 电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿） 5.6.2 触发器的五种逻辑功能及其转换 5.7 触发器的动态特性 一、输入信号宽度 二、传输延迟时间 一、建立时间 二、保持时间 1 X 1 0 X 0 X X X 列出真值表 ) 4 ( ? í ì ? ￠ = ￠ ? = 反馈通路接通，自锁。 保持 通 断， 而变化。 随着 断 通， 时， , , ) ( Q TG TG D Q1 D Q1 TG TG clk 4 3 2 1 0 1 ? 4 3 í ì = ￠ ? ? - 反馈不通 断 通， “主”保持此前的状态 通 断， 后， , ) ( Q Q1 TG TG D。 TG TG clk 2 1 2 后，输出才能变化。 直到下个 反馈通路接通。 保持 通 断， 接收新的输入。 断 通， - ? í ì ? = ￠ ? ˉ clk Q TG TG D Q1 TG TG clk , , ) ( 4 3 2 1 3 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 状态无关。 二、动作特点 输入的状态，而与此前、后的 仅取决于上升沿到达时 Q n+1 ； 的上升沿（或下降沿） 变化发生在 clk Q n+1 端 ，置 有异步置 0 1 5 ) ( Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 注 意 (1) 弄清时钟触发沿是上升沿还是下降沿？ (2)弄清有无异步输入端？异步置 0 端和异 步置 1 端是低电平有效还是高电平有效？ (4) 边沿触发器的逻辑功能和特性方程与同 步触发器的相同，但由于触发方式不一样， 因此，它们的逻辑功能和特性方程成立的时 间不同。边沿触发器的逻辑功能和特性方程 只在时钟的上升沿(或下降沿)成立。 (3) 异步端不受时钟 CP 控制，将直接实现 置 0 或置 1。 触发器工作时，应保证异步 端接非有效电平。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Q1 Q1 CP D C1 1D (a) (b) S C1 R 1D CP Q2 Q2 [例]设触发器初态为 0，试对应输入波形画出 Q1、Q2 的波形。 D 触发