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MT-085 直接数字频率合成(DDS)基本原理 fc ADDRESS COUNTER SIN LOOKUP TABLE N-BITS CLOCK REGISTER LPF DAC fout LOOKUP TABLE CONTAINS SINE DATA FOR INTEGRAL NUMBER OF CYCLES N-BITS 图1：直接数字频率合成系统的基本原理 Rev.0, 10/08, WK Page 1 of 9 指南 DDS架构基本原理 随着数字技术在仪器仪表和通信系统中的广泛使用，可从参考频率源产生多个频率的数 字控制方法诞生了，即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采 用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存 储器(PROM)。随着地址计数器逐步执行每个存储器位置，每个位置相应的信号数字幅度 会驱动DAC，进而产生模拟输出信号。最终模拟输出信号的频谱纯度主要取决于DAC。 相位噪声主要来自参考时钟。 DDS是一种采样数据系统，因此必须考虑所有与采样相关的问题，包括量化噪声、混 叠、滤波等。例如，DAC输出频率的高阶谐波会折回奈奎斯特带宽，因而不可滤波，而 基于PLL的合成器的高阶谐波则可以滤波。此外，还有其它几种因素需要考虑，稍后将会 讨论。 MT-085 fc SERIAL OR BYTE LOAD REGISTER nn FREQUENCY CONTROL PHASE REGISTER LPF DAC PARALLEL DELTA PHASE REGISTER M CLOCK n n PHASE ACCUMULATOR n PHASE TRUNCATION 12-19 BITS AMPLITUDE TRUNCATION 2 n =fo M ? f c N-BITS n = 24 - 48 BITS PHASE-TO AMPLITUDE CONVERTER M = TUNING WORD SYSTEM CLOCK (10-14) 图2：灵活的DDS系统 Page 2 of 9 这种简单DDS系统的基本问题在于，最终输出频率只能通过改变参考时钟频率或对PROM 重新编程来实现，非常不灵活。实际DDS系统采用更加灵活有效的方式来实现这一功 能，即采用名为数控振荡器(NCO)的数字硬件。图2所示为该系统的框图。 系统的核心是相位累加器，其内容会在每个时钟周期更新。相位累加器每次更新时，存 储在Δ相位寄存器中的数字字M就会累加至相位寄存器中的数字。假设Δ相位寄存器中的 数字为00...01，相位累加器中的初始内容为00...00。相位累加器每个时钟周期都会按00...01 更新。如果累加器为32位宽，则在相位累加器返回至00...00前需要232(超过40亿)个时钟周 期，周期会不断重复。 相位累加器的截断输出用作正弦(或余弦)查找表的地址。查找表中的每个地址均对应正弦 波的从0°到360°的一个相位点。查找表包括一个完整正弦波周期的相应数字幅度信息。 (实际上，只需要90°的数据，因为两个MSB中包含了正交数据)。因此，查找表可将相位 累加器的相位信息映射至数字幅度字，进而驱动DAC。图3用图形化的“相位轮”显示了这 一情况。 MT-085 n 8 12 16 20 24 28 32 48 2 n =fo M ? f c Number of Points = 2 n 256 4,096 65,536 1,048,576 16,777,216 268,435,456 4,294,967,296 281,474,976,710,656 M = JUMP SIZE 图3：数字相位轮 Page 3 of 9 考虑n = 32，M = 1的情况。相位累加器会逐步执行232个可能的输出中的每一个，直至溢出 并重新开始。相应的输出正弦波频率等于输入时钟频率232分频。若M=2，相位累加器寄 存器就会以两倍的速度“滚动”计算，输出频率也会增加一倍。以上内容可总结如下： n位相位累加器(大多数DDS系统中，n的范围通常为24至32)存在2n个可能的相位点。Δ相 位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc，则 输出正弦波频率计算公式为： 该公式称为DDS“调谐公式”。注意，系统的频率分辨率等于fc/2n。n = 32时，分辨率超过 40亿分之一！在实际DDS系统中，溢出相位寄存器的位不会进入查找表，而是会被截 断，只留下前13至15个MSB。这样可以减小查找表的大小，而且不会影响频率分辨率。相 位截断只会给最终输出增加少量可接受的相位噪声。(参见图4)。 公式 1 MT-085 NORMALIZED FR