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ADC14V155,LMK02000,LMK03000 Application Note 1721 High Speed ADCs with Interfacing, Driving and Clocking Schemes Literature Number: ZHCA330 高速ADC的接口，驱动和时钟 方案 A N -1721 ? 2007 National Semiconductor Corporation 300384 美国国家半导体公司 应用注释1721 Uwe Kopp 2007年9月 引言 目前，高速流水线模数转换器的性能已经达到了新的 高度。精度、采样速度和动态性能也被推到了新的极限。 ADC14V155是当前一流性能的转换器之一，与14比特的竞 争产品相比可传送多达57%的全功率带宽。其面临的挑战是 在数据表中给定的参数下如何能保持静态，尤其是动态的性 能。设计师必须非常小心地选择转换器周边器件。本应用注 释讨论了如何通过设计正确的时钟电路和良好的模拟输入网 络，来优化高速流水线ADC的性能，以及如何将ADC的高速 不失真的数据输送到FPGA或ASIC上。 一个应用实例为有14位精度以及高达155MSPS采样速率 的ADC14V155。它采用了差分流水线结构，其独特的低抖动 采样保持级提供了1.1 GHz的全功率带宽。这种高输入带宽使 其成为所有类型的通信接收器的极佳选择，特别是对于欠采 样系统。器件可采样高达450 MHz带宽的信号，为系统的规 划提供了灵活性，并可从单载波结构移植到单个ADC能数字 化数个载波的多载波方案。 这种ADC可应用在其它方面，如快速测量和测试仪器。 数据从芯片上的并行LVDS（低压差分信号传输）接口以 DDR（双倍数据速率）格式送出，能以纯净的数据传输到 现代FPGA或ASIC。为了进一步减少噪声和功耗，器件为 输出接口（1.8V）和模拟部分（3.3V）分别提供电源。典 型情况下器件功耗小于1W。在输入频率为70 MHz时，器件 呈现的信噪比为71.7 dBFS，无杂散动态范围（SFDR）为 86.9 dBFS。 时钟抖动 信噪比性能之大敌 高频输入和高精度应用时，时钟抖动和数据抖动成为 ADC 的信噪比性能的最大限制之一。不影响信噪比的最大抖 动必须低于量化噪声（1/2LSB），可计算如下： 当优化输入电压摆幅到满幅时，第一项为1，抖动仅 取决于精度（N）和输入频率。对具有11位到14位精度的 高 速 A D C 的 接 口 ， 驱 动 和 时 钟 方 案 ADC的信噪比性能测量表明，在高于100 MHz的输入频率 下，对于11位的ADC，总体系统抖动不应超过200 fs，对于 ADC14V155（11.5有效位数），约在100 fs左右。图1. 11位到14位ADC 的信噪比性能和抖动限制 这些信息有助于定位时钟源规格以及实现的设计。大多 数时钟产品都由其频率和相位噪声来定义，可在其相应的数 据手册图示中找到。相位噪声和抖动描述的是相同的现象或 问题，其中相位噪声用频域表示，而抖动是通过集成相位噪 声图的衍生所得。由此，关于造成ADC时钟上抖动的原因， 其提供了很好的深入理解，接下来，电路设计会涉及并解决 这个问题。良好的起点是将图表分为两个区域：近载波相位 噪声和宽带噪声。宽带噪声能被很容易地滤除，所以我们要 将注意力集中在近载波相位噪声上。需要近载波噪声较低的 时钟源，其在最低失调处的滚降应尽可能陡峭。 必须滤除宽带噪声的原因是，ADC时钟输入上的信号包 含在模拟输入中。ADC14V155的1.1 GHz的极高输入频率与 极高的时钟输入带宽相匹配。这意味着有来自时钟源的大量 宽带噪声，如果未被滤除，将会混叠到第一个Nyquist区，从 而降低信噪比性能。 2 A N -1 72 1 欠采样的缺点 如果采用欠采样，你可能会落入其它误区。 欠采样是指 时钟频率低于信号频率两倍的情况，这违反了采样频率fs应 大于两倍的信号频率fi n以避免混叠的Nyquist理论。欠采样会 造成信号及其谐波混叠到第一个Nyquist频带，但只要我们知 道它们被混叠到哪个频率，就可这种方式分配频率，使得关 心的频率不会被混叠的谐波尖峰所破坏。 一个通用的频率规划是使输入频率被混叠到四分之一采 样频率fs/4。在这个频率规划中，所有谐波将混叠到直流， fs/4或fs/2。这种规划的益处是在谐波失真尖峰之间给出了最 大间隔，简化了滤波并使基频在Nyquist频带内居中。然而， 这种频率规划也通过交迭掩盖了所有ADC谐波尖峰，并使 ADC的输出频谱相比于实际情况得到改善。为了看到实际性 能，必须将输入频率偏移0.1到1 MHz，这就露出交迭的尖峰 脉冲。 ADC