电路与电子简明-时序逻辑电路最新.pptVIP

第九章 时序逻辑电路 随机存储器（RAM） 9.5.1 9.5 存储器 RAM 存储单元的内容可按需随意取出或存入， 且存取的速度与存储单元的位置无关。这种存储器在断电时将丢失其存储内容， 故主要用于存储短时间内使用的程序。 按存储信息的不同， RAM 又分为静态RAM （Static RAM ， SRAM） 和动态RAM（Dynamic RAM ， DRAM） 。静态RAM 的存储单元由静态MOS 电路或双极型电路组成。MOS 型RAM 存储容量大、功耗低； 双极型RAM 的存取速度快。 第九章 时序逻辑电路 只读存储器（ROM） 9.5.2 9.5 存储器 ROM 是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦储存资料就无法再将之改变或删除， 资料也不会因为电源关闭而消失。ROM 所存数据， 一般是装入计算机前事先写好的， 计算机工作过程中只能读出， 而不像随机存储器那样能快速地、方便地加以改写。 第九章 时序逻辑电路 9.6 可编程逻辑器件 第九章 时序逻辑电路 CPLD 器件 9.6.1 9.6 可编程逻辑器件 CPLD 是从PAL 和GAL 器件发展出来的器件， 相对而言规模大， 结构复杂， 属于大规模集成电路范围。它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无须测试、保密性强、价格大众化等特点 第九章 时序逻辑电路 FPGA 器件 9.6.2 9.6 可编程逻辑器件 FPGA 是在PAL 、GAL 、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC） 领域中的一种半定制电路而出现的， 既解决了定制电路的不足， 又克服了原有可编程器件门电路数有限的缺点。 FPGA 采用高速CMOS 工艺， 功耗低， 可以与CMOS 、TTL 电平兼容， 内部有丰富的触发器和I／O 引脚， 况且FPGA 是ASIC 电路中设计周期短、开发费用低、风险小的器件。可以说， FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 第九章 时序逻辑电路 CPLD 和FPGA 的性能差异 9.6.2 9.6 可编程逻辑器件 （１） CPLD 更适合完成各种算法和组合逻辑， FPGA 更适合于完成时序逻辑。 富的结构。 （２） CPLD 采用连续式布线结构， 消除了分段式连线的延时不固定、不可测的缺陷， 但布通率下降， 在逻辑复杂时， 不能充分利用片内资源。 （３） CPLD 的速度比FPGA 快， 并且具有较大的时间可预测性。 （４） 在编程上FPGA 比CPLD 具有更大的灵活性 第九章 时序逻辑电路 CPLD 和FPGA 的性能差异 9.6.2 9.6 可编程逻辑器件 （５） CPLD 比FPGA 使用起来更方便. （６） FPGA 的集成度比CPLD 高， 具有更复杂的布线结构 和逻辑实现。 （７） CPLD 保密性好， FPGA 保密性差。 （８） 一般情况下， CPLD 的功耗要比FPGA 大， 且集成度 越高越明显。 9.7　技能训练 9.7.1 　 JK 触发器的测试与应用 9.7.2 　集成同步计数器的测试和应用 详见课本227-233页 第九章 时序逻辑电路 电路与电子技术简明教程-时序逻辑电路 9.１ 触　发　器 9.１ 触发器 第九章 时序逻辑电路 时序电路由组合电路和记忆存储电路组成， 其组成框图如图9-1所示， 框图中的记忆存储电路主要由触发器构成 9.１ 触发器 第九章 时序逻辑电路 两个与非门输入和输出端交叉相连， 即构成如图（a） 所示的基本RS 触发器。 根据电路图可知， 基 本RS 触发器的一对互 补输出的表达式为 基本RS 触发器 9.1.1 １.电路组成和工作原理 9.１ 触发器 第九章 时序逻辑电路 首先引入两个概念： “现态” 和“次态” 。“现态” 指接收信号前触发器的状态， 通常用 来表示； “次态” 指接收信号后触发器的状态， 通常用 来表示。 １） 状态真值表 ２） 特征方程 ３） 状态转移图 ４） 波形图 基本RS 触发器 9.1.1 ２.逻辑功能描述 9.１ 触发器 第九章 时序逻辑电路 常要求触发器在某一指定时刻输出随着输入信号的变化而变化， 这一指定时刻可由外加时钟脉冲C P （Clock Pulse） 来控制。数字系统中采用的触发器， 通常添加了时钟脉冲CP 。接下来介绍由时钟脉冲CP 控制的RS 触发器（简称同步RS 触发器） 和D 触发器（简称同步D 触发器） 。 其电路构成如图（a） 所示。 同步触发器