核心语法与基础电路设计.pptVIP

可编程ASIC 核心语法与基础电路设计 学时分配：4 进度 1.绪论 。 2.设计流程 。 3.模块化硬件与进程模型 。 4.信号传输模型 。 5.核心语法与基础电路设计 。 6.状态机设计 。 7.可靠设计与高速设计 。 8. 可编程逻辑器件。 9.数字信号处理的fpga实现。 10.数字系统的RTL设计。 VHDL中的对象 信号: 全局量(进程之外定义)，代表硬件连线，赋值有 Delta延时 变量：局部量(只在进程内可见)，不代表硬件连线，只代表一个“值”或者“运算结果”，赋值为立即有效。 常数：全局量。直接与高电平或者地电平相连接。 具体可参考教材(第一版)中p.78的总结。 设计中要注意 变量是VHDL为仿真而专门引入的概念，实际上因为它不具备硬件特性，因此在RTL设计中要尽量避免使用。 而在使用VHDL高层建模或者仿真时，可以适当使用变量。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 整型的注意事项 使用整型时，应该指定数据的取