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减少数字集成电路测试时间的扫描链配置 ! 谢永乐 王玉文 陈光 （电子科技大学自动化工程学院 成都 #$$%） 摘要 研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构 无关性。通过结构无关主输入共用扫描寄存器，以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出 可控性来分配一主输入至某一共用扫描寄存器的主输入组，直至形成一个极大组，这改进了利用被测电路测试集信息处理 同样问题的方法［#］。还分析了在多输出有扇出电路中插入内置扫描单元，以增大结构无关输入的实现方法。对国际标准 电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径。 关键词 集成电路测试 扫描设计 可测性设计 极大独立集 中图分类号 ’() 文献标识码 * 国家标准学科分类与代码 %#$+ ,$#$ ! #$% ’%() *+(,-.%/(* +*. 012-$(, 31)/ 3(41 *+ 5(,(/%6 7/1,.%/12 (.$-(/) -./ 01234/ 5623 078/2 9:/2 ;76237 （!#$$% $ ’()$*+),$- .-/,-001,-/，2-,3014,)5 $ .%0)1$-, !,0-0 +-6 70#-$%$/5 $ 8#,-+，8#0-/6( 9:;;=，8#,-+） 89)/.%$/ =:1?/2.23 ?/@? 6AA4.B6?.12 ?.C/ 1D E.3.?64 .2?/36?/E B.B7.?@ FG @B62 B:6.2 B12D.376?.12 .@ /H @/6B:/EI J6K.C7C .2E/A/2E/2? @/? .2 36A: ?:/1G .@ 6AA4./E ?1 E/@B.F/ ?:/ @?7B?764 .2E/A/2E/2B./@ 1D A.C.H ?.L/ .2A7?@ 1D B.B7.?@ 72E/ ?/@?I MG @:6.23 @B62 /3.@?/@ 6C123 A.C.?.L/ .2A7?@ 8.?: @?7B?764 .2E/A/2E/2BG， ?:/ 4/23?: 1D @B62 B:6.2@ .@ /E7B/E 62E 6@ 6 /@74? @B62 ?/@? ?.C/ .@ @:1?/2/E 6BB1E.234GI ’:/ B12?1446F.4.?G 1D A.C.?.L/ 17?A7? 1D B.B7.?@ 72E/ ?/@? .@ 7@/E 6@ 6 D1C746 ?1 6@@.32 6 A.C.?.L/ .2A7? .2?1 6 317A，72?.4 6 C6K.H C7C 317A，8:.B: @:6/@ ?:/ @6C/ @B62 /3.@?/，.@ /@?6F4.@:/EI ’:.@ C/?:1E A/@/2?/E .CA1L/E ?:/ ?/B:2.N7/ /A1?/E .2［#］，8:.B: @14L/ @.C.46 N7/@?.12 6F1L/ FG 6.E 1D ?/@? @/? .2D1C6?.12 1D B.B7.?@ 72E/ ?/@?I ’1 C74?.H A4/ 17?A7? B.B7.?@ 8.?: D6217?@，?:/ .CA4/C/2?6?.12 1D .2@/?.23 F7.4?H.2 @B62 B/44@ ?1 /2463/ @?7B?7644G .2E/H A/2E/2? .2A7?@ .@ 6264GO/E 64@1I PKA/.C/2?64 /@74?@ 12 .2?/26?.1264 F/2B:C6Q B.B7.?@ A1L/E ?:/ C/?:1E A/@/2?/E .@ 12/ 1D /DD/B?.L/ C/62@ 6.C.23 6? /E7B.23 @B62 ?/@? 6AA4.B6?.12 ?.C/ 1D E.3.?64 .2?/36?/E B.B7.?@I ;1 =*.2) ’/@?.23 1D .2?/36?/E B.B7.?@ =B62 E/@.32 R/@.32HD1H?/@?6F.4.?G J6K.C7C .2E/A/2E/2? @/? ! 本 文 于 S$$, 年 ## 月 收 到，系 国 家 自 然 科 学 基 金 （T$$)$$) 科学技术研究重点基金资助项目。 引 言 扫描设计是集成电路可测性设计的一种重要 途径，扫描测试已成为集成电路测试的一种主流技 术［S］。伴随着集成度的持续提高和集成电路的日 益复杂，使测试集更加庞大，测试时间也相应延长。 通过减少测试时间开销来提高测试效率显得比以 往更加重要。借助扫描链配置以缩短数字集成电 路测试时间是作者研究的主题。 在每扫描一次的测试（’/@? A/ =B62）中，扫描