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FPGA中IP核的生成 北京理工大学雷达技术研究所 陈禾 本节内容 IP核的概念和分类 IP的调用 IP设计技术概述 IP的含义与分类 IP（Intellectual Property）即知识产权。 在集成电路设计中，IP指可以重复使用的 具有自主知识产权功能的集成电路设计模 块。基于IP的SoC设计具有易于增加新功 能和缩短上市时间的显著特点，是IC设计 当前乃至今后若干年的主流设计方式。 按照设计层次的不同，IP核可以分为三种： 软核（Soft Core）、固核（Firm Core） 和硬核（Hard Core）。 IP设计技术概述 IP技术是针对可复用的设计而言的，其本 质特征是功能模块的可复用性。 IP通常满足以下基本特征： 通用性好 正确性有100%的保证 可移植性好。 IP核设计的理想目标是即插即用，但就目 前来看，离这个目标还很远。基于标准片 上总线（OCB），具有标准接口是IP发展 的方向。 软核（Soft Core） 软核只完成RTL级的行为设计，以HDL的方式提交 使用。该HDL描述在逻辑设计上做了一定优化，必 须经过仿真验证，使用者可以用它综合出正确的门 级网表。 软核不依赖于实现工艺或实现技术，不受实现条件 的限制，具有很大的灵活性和可复用性。 软核为后续设计留有比较大的空间，使用者可以通 过修改源码，完成更具新意的结构设计，生成具有 自主版权的新软核。 由于软核的载体HDL与实现工艺无关，使用者要负 责从描述到版图转换的全过程，模块的可预测性 低，设计风险大，使用者在后续设计中仍有发生差 错的可能，这是软核最主要的缺点。 固核（Firm Core） 固核比软核有更大的设计深度，己完成 了门级综合、时序仿真并经过硬件验 证，以门级网表的形式提交使用。 只要用户提供相同的单元库时序参数， 一般就可以正确完成物理设计。 固核的缺点是它与实现工艺的相关性和 网表的难读性。前者限制了固核的使用 范围，后者则使得布局布线后发生的时 序问题难以排除。 硬核（Hard Core） 硬核以IC版图的形式提交，并经过实际 工艺流片验证。 显然，硬核强烈地依赖于某一个特定的 实现工艺，而且对具体的物理尺寸，物 理形态及性能上具有不可更改性。 硬核是IP核的最高形式，同时也是最主 要的形式。国际上对硬核的开发和应用 都非常重视，特别是近几年来发展迅速。 IP设计与复用 高效、基于模块的设计方法需要可重用 模块和核组成的库的支持。 可重用设计方法学基于的主要原则有: 核必须易于集成到整个芯片的设计中; 核必须足够强壮,允许集成者对核内部 进行必要的非功能性验证。 IP设计与复用（续） 从应用范围和可重用性方面考虑,优秀 的IP 核应具备以下四个特点: 具有可配置性,以满足不同设计的需要; 标准接口; 遵守设计规则,可确保IP 核时序收敛,功 能正确; 交付的数据、资料完整,便于芯片集成。 IP设计与复用（续） IP设计与复用对基于FPGA的嵌入式系统 设计，具有举足轻重的地位。 随着FPGA逻辑门密度的不断提高和设计 工具软件的不断加强与优化，FPGA能够 实现越来越多的功能。 目前，已经能够将RISC处理器内核、 DSP模块等诸多IP 核嵌入到FPGA中。 IP设计与复用（续） 目前，各大可编程逻辑器件供应商均提 供了一些IP Core的参考设计或商业化的 IP Core产品，还有很多第三方公司专门 从事IP Core产品的开发和销售。 在FPGA中嵌入IP往往要受到FPGA供应 商的限制，高性能IP价格也比较昂贵。 在更多的场合下，是以硬件描述语言的 形式设计满足应用需求的软IP，综合后 在FPGA中布局布线来实现。 Xilinx中IP核及其调用 Xilinx中的Cores 使用Cores的好处 Xilinx中Cores的类型 LogiCORE的解决方案 AlianceCORE的解决方案 举例 CORE Generator System 调用CORE Generator System CORE定制窗口 性能介绍 CORE Generator设计流程 原理图输入设计流程 CORE Generator设计流程 HDL设计流程 CORE Generator设计流程 CORE Generator设计流程 IP设计流程 IP设计 IP验证。 IP设计流程一般可划 分为设计规范定义、 行为建模与仿真、IP 总体设计与子模块划 分、IP子模块设计、IP 模块集成、IP打包提 交等阶段。IP验证在 设计规范建立之后与 IP设计流程在多个层 次上并行进行。 IP设计规范建立 建立行为模型 行为模型 验证 IP总体设计与子模块划分 定义子模块设计规范 建立子模块详细设计方案 建立时间 约束文件 编写RTL代码 代码规范性检查 建立 测试环境