vhdl课程设计四路抢答计时器设计 大学学位论文.doc

《VHDL语言》课程设计报告 四路抢答计时器 班级: 学号: 姓名: 第1章 课程设计概述 1.1设计目的 本次设计的目的就是在掌握MAX+plus II实验开发系统的初步使用基础上，了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL 程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL 设计电子系统的流程和方法，加强和培养自己对电子系统的设计能力。任务是通过二周的时间，基本掌握EDA的基本方法，熟悉一种EDA软件（MAX+plus II），并能利用EDA软件设计一个电子技术综合问题。通过学习的VHDL语言结合电子电路的知识理论联系实际，掌握所学的课程知识，学习基本单元电路的综合设计应用通过对四路抢答计时器的设计，巩固和综合运用所学的课程，摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。目前市场上已有各种各样的抢答器, 但绝大多数是早期设计的, 以模拟电路、数字电路或者模拟电路与数字电路相结合的产品。这部分抢答器已相当成熟, 但功能越多的电路相对来说就越复杂, 且成本偏高, 故障高, 显示方式简单( 有的甚至没有显示电路) , 无法判断提前抢按按钮的行为, 不便于电路升级换代。而与非门和非门后的反馈信号的高电平作为解锁存，用555定时器的模型来倒计时，同时以脉冲信号来控制加法器和减法器来控制抢答过程中的计分，应用二极管和数码显示管为主要部件来设计扫描显示器则降低了其复杂性、高故障性以及显示方式简单的问题。通过课程设计深入理解VHD语言的精髓，达到课程设计的目标。 第2章 四路抢答计时器的设计思想 四路抢答计时器的总体思想 利用VHDL设计该四路抢答计时器的各个模块，并使用MAX+plus II对进行仿真验证分为4 位LED 显示接口电路, LED 动态显示是单片机中应用最为广泛的一种显示方式, 其接口电路是把所有显示器的8 个笔划段a~dp 同名端并联在一起, 而每一个显示器的公共极COM是各自独立地受I/O 线控制, CPU 的字段输出口送出字形码时, 所有显示器由于同名端并连接收到相同的字形码, 但究竟哪个显示器亮, 则取决于COM端, 而这一端是由I/O 控制的, 所以就可以自行决定何时显示哪一位了, 在轮流点亮扫描过程中, 每位显示器的点亮时间表是极为短暂的, 但由于人的视觉暂留现象及发光二极管的余辉将就尽管实际上各位显示器并非同时点亮, 但只要扫描速度足够快, 给人的印象就是一组稳定的显示数据, 不会有闪烁感。 确定了通过七大模块实现的抢答功能与计时功能的设计思想，接着就要进行程序的设计与调试和利用MAX+plus II对各个模块功能的仿真最终实现一个合格的功能完整的四路抢答计时器 用整体框图描述四路抢答计时器 四路抢答计时器的整体框图 第3章 四路抢答计时器设计 在本学期的硬件知识学习中，我们曾在单片机实验中做过8路抢答器，在接口实验中做过8路抢答器，而现在的VHDL课程设计之前，我第一个念头就是能否利用VHDL编程技术实现一个简单的带有倒计时功能的八路抢答器，随后我带着疑问去图书馆借阅相关书籍，在一本名为《VHDL数字电路设计与应用实践教程》的书中找到了相似的程序，可是这个程序不包含倒计时功能而且是一个4路抢答器，可是其他的模块都符合我的思路，在看过其他相关的书籍后发现实现8路抢答器的工作量太大，由于我们也是刚刚接触VHDL这门课程，我们所学的知识，以及我们所掌握的技术还不足以完成过于复杂的程序设计。最后我把原计划的8路抢答器改为4路抢答器，再在课程设计的时候把程序后面加上计时功能与声音提示功能。下面我来介绍该抢答计时器下的七个模块： 模块LXL，模块SEL，模块LOCKB，模块CH41A，模块CH31A，模块COUNT，模块DISP。 3.1模块LXL 模块LXL是一个利用锁存实现抢答的输入部分，此模块在任意选手按下按键后，输出高电平给锁存器，所存当时的按键状态。由于没有时钟同步，所以所存的延时时间只是硬件延时时间，从而出现错误的概率接近零。定义其输入信号cp,clr；其输出信号Q。任意选手按下按键后，锁存器完成锁存，对其余的选手的请求不做响应，只有在主持人按下复位后才可以再次抢答。这样一来d1,d2,d3,d4四个选手的抢答信号经过筛选后与主持人的信号形成了双输入，构成了抢答器的基本抢答部分。如图3.1，这个模块的实现利用的是二选一控制的IF语句。当执行到该IF语句时，就要判断IF语句所指定的条件成立与否，即产生抢答信号或者复位的判断。 3.1图 抢答与复位模块 3.2