西电verilog课件第九章讲述.ppt

例9.4-2： Verilog HDL串行语句块中并行化描述语句。 （1）代码1。 module paralle1(clk,in1,in2,in3,in4,out); input clk,in1,in2,in3,in4; output out; reg d1,d2,out; always @(posedgeclk) begin d1<=in1&in2; d2<=in3&d1; out<=in4|d2; end endmodule （2）代码2。 module paralle1(clk,in1,in2,in3,in4,out); input clk,in1,in2,in3,in4; output out; reg d1,d2,out; always @(posedgeclk) begin out<=in4|d2; d2<=in3&d1; d1<=in1&in2; end endmodule 9.5 非阻塞赋值语句和流水线设计 （a）无流水线 （b）穿插一级流水线 图9.5-1 流水线穿插示意图 （a）时序 （b）时序 图9.5-2 流水线时序示意图 例9.5-1：乘加器电路。 （1）无流水线。 module muti_add(clk,in1_a,in1_b,in2_a,in2_b,in3_a,in3_b,in4_a,in4_b,out); input clk; input [3:0] in1_a,in1_b,in2_a,in2_b,in3_a,in3_b,in4_a,in4_b; output [8:0] out; reg [8:0]out; reg [6:0] mult1,mult2,mult3,mult4; reg [7:0]adder1,adder2; always@(posedgeclk) begin multi1=in1_a*in1_b; multi2=in2_a*in2_b; multi3=in3_a*in3_b; multi4=in4_a*in4_b; adder1= multi1+multi2; adder2= multi3+multi4; out=adder1+adder2; end endmodule （2）穿插两级流水线。 module muti_add(clk,in1_a,in1_b,in2_a,in2_b,in3_a,in3_b,in4_a,in4_b,out); input clk; input [3:0] in1_a,in1_b,in2_a,in2_b,in3_a,in3_b,in4_a,in4_b; output [8:0] out; reg [8:0]out; reg [6:0]mult1,mult2,mult3,mult4; reg [7:0]adder1,adder2; always@(posedgeclk) begin multi1<=in1_a*in1_b; multi2<=in2_a*in2_b; multi3<=in3_a*in3_b; multi4<=in4_a*in4_b; adder1<= multi1+multi2; adder2<= multi3+multi4; out<=adder1+adder2; end endmodule 9.6 循环语句在可综合设计中的使用 module count32(clk,q); input clk; output [4:0] q; reg [4:0]q; always @(posedge clk) for(q=0;q<32;) q=q+1; endmodule Verilog HDL语言在可综合设计时建议不使用循环赋值语句。但是，是不是所有循环语句都是不可综合的？ 果希望用循环次数作为信号，是不可以综合的；如果循环次数仅是一个用来标识的变量，没有信号的这个概念，那么是可以综合的。 module shift8_right(clk,shift_in,shift_out); input clk,shift_in; output shift_out; reg [7:0]q; integer i: assign shift_out =q[0] always @(posedge clk) begin for(i=0;i<7;i++) q[i]<=q[i+1]; q[7]=shift_in; end endmodule 例9.6-1：循环语句设计模32计数器（错误程序）。 例9.6-2：循环语句设计8bits右移位寄存器。 9.7 时间优先级的概念 9.7.1 if语句和cas