《数字电子技术基础》第5章触发器试卷.ppt

第五章 触发器 内容介绍 本章介绍构成时序逻辑电路的最基本部件－双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。 首先从组成各类触发器的基本部分－SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。 本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。 本章的内容 5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 *5.7 触发器的动态特性 5.1 概述 能够存储1位二值信号的基本单元电路。 b.根据不同的输入信号可以置1或0. 3. 分类： 2.触发器的特点： 1.触发器： a.具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1,或二进制数的0和1 ; 按触发方式：电平触发器、脉冲触发器和边沿触发器 按结构：基本SR锁存器、同步SR触发器、主从触发器、维持阻塞触发器、边沿触发器等 按逻辑功能方式：SR锁存器、JK触发器、D触发器、T触发器、T?触发器 5.1 概述 根据存储数据的原理：静态触发器和动态触发器，晶态触发器是靠电路的自锁来存储数据的，动态触发器是靠电容存储电荷来存储数据的。 本章讲静态触发器，按照触发方式先介绍基本SR锁存器，再介绍电平触发的触发器、脉冲触发的触发器和边沿触发的触发器。 5.2 SR锁存器 SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号 一 、电路结构与工作原理 1.由或非门构成：其电路及图形符号如图4.2.1所示。 工作原理 5.2 SR锁存器 a . RD＝0，SD＝1 Q?＝0 SD＝1 Q＝1 b . RD＝1，SD＝0 Q＝0 RD＝1 Q ? ＝1 锁存器的1态 锁存器的0态 置位端或置1输入端 复位端或置0输入端 c . RD＝0，SD＝0 Q*＝0 Q *? ＝1 若Q＝0 5.2 SR锁存器 Q-原态，Q*-新态 Q*＝1 Q *? ＝0 若Q＝1 Q*＝Q 保持原态 d . RD＝1，SD＝1 5.2 SR锁存器 Q＝Q ? = 0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD＝0 0 0 0 0 其特性表如表5.2.1所示 2.由与非门构成：其电路及图形符号如图4.2.2所示。 功能表如表5.2.2所示 5.2 SR锁存器 二、动作特点 5.2 SR锁存器 在任何时刻，输入都能直接改变输出的状态。 例5.2.1 已知由与非门构成的SR锁存器输入端的波形，试画出输出端Q和Q? 的波形 解：波形如图5.2.3所示 5.3 电平触发的触发器 在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。 一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。 基本SR锁存器 输入控制门 只有在CLK＝1时， SR才能起作用 二、工作原理 5.3 电平触发的触发器 1. CLK＝0 此时门G3和G4被封锁，输出为高电平。 0 对于由G1和G2构成的SR锁存器，触发器保持原态，即Q * = Q 1 1 2. CLK＝1 此时门G3和G4开启，触发器输出由S 和R决定。 a. S=0 , R=0 1 0 0 1 1 Q * = Q b. S=0 , R=1 5.3 电平触发的触发器 0 1 1 1 0 1 0 Q * = 0 c. S=1 , R=0 1 1 0 1 0 1 0 Q * = 1 d. S=1 , R=1 1 1 1 0 0 1 1 Q * = Q *?= 1(禁态） 其功能如表5.3.1所示 5.3 电平触发的触发器 在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端S D?和异步复位端R D?，其电路及图形符号如图5.3.2所示 5.3 电平触发的触发器 当CLK＝0情况下，S D?＝0， R D?＝1，Q＝1； S D?＝1， R D?＝1，Q＝0。不用设置初态时， S D?＝R D?＝1 小圆圈表示低电平有效 无小圆圈表示高电平控制 三、 电平触发方式的动作特点： ①在CLK＝1期间