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实验组合电路设计(可编程实验)
实验四 组合电路设计(二)
一、实验目的
1、掌握设计逻辑组合电路的方法。
2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。
3、能够学会通过CPLD开发实现组合逻辑电路的功能。
二、实验内容
（1）设计一个两个2位二进制相乘电路
要求：
a．写出实验内容的真值表及逻辑表达式。
b．编写出实现电路的 VHDL语言程序。
c．用MAX+plus2进行仿真。
d．将编好的程序下载到CPLD芯片里，用发光二极管观测结果。
（2）一位二进制全减器电路设计
要求：
a．写出实验内容的真值表及逻辑表达式。
b．编写出实现电路的 VHDL语言程序。
c．用MAX+plus2进行仿真。
d．将编好的程序下载到CPLD芯片里，观测结果。
（3）开关控制电路设计
要求：
a．写出实验内容的真值表及逻辑表达式。
b．编写出实现电路的 VHDL语言程序。
c．用MAX+plus2进行仿真。
d．将编好的程序下载到CPLD芯片里，观测结果。
三、实验逻辑功能分析及预习情况
（1）设计一个两个2位二进制相乘电路
列真值表如下：
输入 输出 B1 B0 A1 A0 y3 y2 y1 y0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 1 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 0 0 1 （2）一位二进制全减器电路设计
列真值表如下：
输入 输出 Ci B A F Co 0 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 1 1 0 0 0 1 1 1 1 1 （3）开关控制电路设计
列真值表如下：
输入 输出 C B A F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1
四、实验过程
（1）启动MAX+plusII软件；
（2）创建一个新工程；
1）一个两个2位二进制相乘电路
启动文本编译器；
编译 VHDL语言程序为
Library ieee;
Use ieee.std_logic_1164.all;
Entity xiangcheng is
Port(A,B:in std_logic_vector(1 downto 0);
y:out std_logic_vector(3 downto 0));
End;
Architecture xxx of xiangcheng is
Begin
process(A,B)
variable ccc:std_logic_vector(3 downto 0);
Begin
ccc:=AB;
case ccc is
when 0000=y=0000;
when 0001=y=0000;
when 0010=y=0000;
when 0011=y=0000;
when 0100=y=0000;
when 0101=y=0001;
when 0110=y=0010;
when 0111=y=0011;
when 1000=y=0000;
when 1001=y=0010;
when 1010=y=0100;
when 1011=y=0110;
when 1100=y=0000;
when 1101=y=0011;
when 1110=y=0110;
when 1111=y=1001;
when others=y=ZZZZ;
end case;
end process;
End;
启动波形图编译器；
时间分析图
利用真值表验证所设电路的逻辑功能；
经过验证保存仿真原理图。
2）一位二进制全减器电路设计
启动文本编译器；
编译 VHDL语言程序为
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_l
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