湖南工业大学EDA实验报告.docVIP

EDA技术及应用—Verilog HDL版 实 验 报 告 学院：电气与信息工程学院 班级：电子信息1204 指导老师：谭会生 姓名： 学号： 实验一 数字秒表的设计 实验类型 综合性实验 二、实验仪器设备与工具软件 1．PC机（要求内存在256M以上）； 2．EDA实验开发系统； 3．Quartus II软件 三、实验目的与任务 1．实验目的：（1）熟悉Quartus II/ISE Design suite/ispLEVER软件的基本使用方法 （2）熟悉EDA实验开发系统（B-ICE-EDA实验开发系统）的使用； （3）熟悉Verilog HDL过程区块语句、if条件语句和元件实例化语句的综合使用。 （4）erilog HDL设计一个计时范围为0.01秒～1小时的数字秒表,并用Quartus II进行调试和验证，熟悉Verilog HDL程序的基本设计，熟悉Quartus II的设计输入、设计编译、仿真验证、时序分析、器件编程等基本操作。 四、实验基本原理与电路原理图 设计一个计时范围为0.01秒～1小时的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100秒的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器(分别按1/100秒、1/10秒、1秒、1分的周期进行计数)以及两个六进制计数器(分别按10秒、10分的周期进行计数)组成，如图1.1所示。六个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。图1.1中六个4位二进制计数输出的最小显示值分别为：dout[3:0]1/100秒、dout[7:4]1/10秒、dout[11:8]1秒、dout[15:12]10秒、dout[19:16]1分、dout[23:20]10分。 实验原理图如下图1.1 图1.1 数字秒表电路逻辑图 五、实验步骤 1、erilog HDL源程序 1) ?3 MHz→100 Hz分频器的源程序clkgen.v module clkgen(clk, newclk); input clk; output newclk; reg newclk; integer cnt=0; always @(posedge clk) begin //if(cnt129999) //实际系统分频值 if(cnt 29) //仿真时的分频值 begin newclk = 1b0; cnt = cnt + 1; end else begin newclk = 1b1; cnt = 0; end end endmodule 2) 六进制计数器的源程序cnt6.v module cnt6(clk,clr,ena,cq,co); input clk, clr, ena; output [3:0] cq; output co; reg [3:0] cnt; reg co; always @(posedge clk or posedge clr) begin if (clr) cnt = 4b0; else if (ena) if (cnt==4h5) cnt = 4h0; else cnt = cnt + 1; end assign cq = cnt; always @(posedge clk ) begin if (cnt==4h5) co = 4h1; else co= 4h0; end endmodule 3）十进制计数器源程序cnt10.v module cnt6(clk,clr,ena,cq,co); input clk, clr, ena; output [3:0] cq; output co; reg [3:0] cnt; reg co; always @(posedge clk or posedge clr) begin if (clr) cnt = 4b0; else if (ena) if (cnt==4h5) cnt = 4h0; else cnt = cnt + 1; end ass