微电子与集成电路设计10教程.pptVIP

可编程逻辑器件的含义;现代可编程逻辑器件的含义：器件的电路功能没有设定完成，器件的使用者可以根据需求设定该器件具体逻辑功能及其适用范围。 例如目前常见的CPLD、FPGA等均属此列。;传统可编程器件意义下的电路结构;;定时器/计数器的工作方式及应用;现代可编程器件意义下的电路结构;带反馈的寄存器输出结构的PAL器件：当系统的时钟的上升沿到来时，每个“积之和”项存入一个D触发器。通过使能低电平有效的输出三态缓冲器，再将D触发器的输出Q送到输出引脚。/Q输出端则反馈到“与”阵列，这样的PAL器件能记忆原先的状态，从而实现状态机中的时序逻辑功能。如向上或向下计数、跳位、移位和分支等。;GAL器件的输出结构中采用了可编程逻辑宏单元OLMC(output logic macro cell) OLMC有一个触发器、一个“异或”门、一个有三态控制的输出缓冲器、一个8输入“或”以及4个多路器(MUX)。多路器和“异或”门可通过电学编程方法加以控制。;异或门可通过XOR(n)信号改变“或”门输出的极性。 输出多路器(OMUX)可使输出成为直接输出或是寄存器型输出。;OMLC中的AC0和ACl(n)这两个控制端将决定以下4种不同的输出结构形式： (1)普通的组合逻辑输出(AC0＝0，ACl(n)＝0) (2)非同步组合逻辑输出(AC0＝1，ACl(n)=1) (3)时序逻辑输出(AC0＝1，ACl(n) =0) (4)禁止OLMC输出(AC0=0，ACl(n)＝1) ;普通的组合逻辑输出 非同步组合逻辑输出 ;可测性设计;数字集成电路的测试;测试的成本;为降低测试价格，研究了在不同故障模式下的测试方法；不同类型的电路的专用测试方法。 作为测试工程的一个侧面的测试设备，其研发与制造成本也是极为昂贵的。如果要获得一种能高效地测试任意结构逻辑芯片的测试设备，其可能性是极小的，而价格将会是极高的。 ;可测性设计(Design for Testability);可测性设计技术;结构式测试技术;状态机的基本单元结构形式如下图所示，一个数字系统包含有众多的这样的单元。;扫描触发器;在上图中我们可以将中部的触发器考虑成为埋藏在系统内部的状态及单元，左右两侧的触发器是系统中与外部端口有连接的单元。单元内部及单元之间的均可参考上图的连接关系。; 扫描途径测试技术存在的问题 需要增加控制电路数量和外部引脚，需要将分散的时序元件连在一起，导致芯片面积增加和速度降低； 串行输出结果，测试时间较长。 ;含有扫描通道的电路;数字电路版图设计;数字集成电路的实现;半定制设计——门阵列;母片 ;基本单元 在门阵列母片中，一个基本单元是以三对或五对管子组成，基本单元的高度，宽度都是相等的，并按行排列。 ;单元库中存放的信息： NAND3 电路图 逻辑图 版图：孔、引线 扇入，扇出 门延迟时间 ;单元库 单元库中存有上百种不同功能的单元电路，这些单元作为系统设计的基础，可以重复使用。 门阵列的生产制造可以分为两个相对独立的过程： 第一个过程是母片的制造，同时提供与之配套的单元库。 第二个过程是根据用户所要实现的电路，完成母片上电路单元的布局及单元间连线。然后对这部分金属线及引线孔的图形进行制版、流片。;门阵列设计的优点： （1）事先制备母片，使设计周期缩短。 （2）母片及库单元都是事先设计好，并经过验证。因此，正确性得到保证。 （3）门阵列模式非常规范，自动化程度高。 （4）价格低，适合于小批量的ASIC设计。 ;门阵列设计的缺点： （1）芯片利用率低，70%左右。 （2）不够灵活，对设计限制得太多。 （3）布通率不能做到100%布通，要人工解决剩线问题。;半定制设计——标准单元设计;单元库 存放有200种左右，包括逻辑符号、电路图和物理版图的“标准单元”，以供用户设计不同的芯片。这些单元的逻辑功能，电性能及几何设计规则等都是经过验证和分析的。与门阵列库单元不同的是，这里的物理版图是从最低层到最高层各层图形都包括在内。 ;标准单元布图方法 在布图时，从单元库中调出标准单元按行排列，行与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上、下通道完成。隔行单元之间的垂直方向互连则必须借用事先预留在“标准单元”内部的走线道（feed-through）或在两单元间设置的“走线道单元”（feed-through cell）或“空单元”（empty cell）来完成连接。;标准单元模式的优点： （1）比门阵列更加灵活的布图方式。 （2）可以解决布通率问题，达到100%布通率。 （3）“标准单元”预先存在单元库中，可以提高布图效率。 （4）标准单元设计模式，由于其自动化程度高、设计周期短、设计效率高