第5章半導体存储器和可编程逻辑器件.pptVIP

第15章 半导体存储器和可编程逻辑器件;本章基本要求 ;一、 半导体存储器的作用 ;只读存储器用来存储二值信息代码，其数据一旦写入，在正常工作时，只能重复读取所存内容，而不能改写。;例如有 10根地址线（n=10)，通过地址译码器译出字线 根，为 若 的地址选择为1100000000，则i=768，译出 =1，其余字线为0 ;字线与位线的交叉点即为存储单元。每个存储单元可以存储 1 位二进制数（0、1） ; 4×4掩模ROM;地址输入;三、MOS管掩模ROM;用1k×1位ROM组成1k×8位ROM;三级管;由用户自己写入信息，如果需要修改只要擦除原先存入的信息，再行重写。;石英玻璃盖板;当写入时，只需置 = 0， = 0， = 1，READY = 1 加入地址码和存入数码即可。 读出时置 =0， =0， =1，READY 为任意，可输出对应地址码的存储数据。;RAM 分类;15.2.1 RAM的电路结构和工作原理;;二、2114型静态RAM介绍;存储单元以T2和C 为主组成 信息存储于C 中。当电容中 充有一定电荷时，T2导通， 表示存储信息为0；当电荷 少或是没有， T2不能导通， 表示存储信息为1。;读写控制线并联;15.3 可编程逻辑阵列器件;　　 我们已知，任意组合逻辑电路均可用最小项与或式或者简化的与或式表示。下表为全加器的真值表。;简化表示的与、或阵列;;一、PLA的结构;二、PLA在时序逻辑电路中的应用;3、确定输入变量、输出变量;　即当R = 1，触发器清零；EN = 1，三态门G1、G2可工作。;　　Y0~Y5所表示的与项是可编程的，而O0 = Y0 +Y1、O1 = Y2 + Y3、O2 = Y4 + Y5的或阵列是固定的，输入信号 Ii 由输入缓冲器转换成有互补性质的两个输入变量。这种PAL的电路只适用于实现组合逻辑电路。;; 　GAL16V8逻辑电路结构;　　 将原属于编程器的写入–擦除控制电路及高压脉冲发生器电路也集成至PLD芯片中。因此编程时只需外加5V电压，不必将PLD从系统的电路板取下，实现了在系统可编程。;　isp GAL16Z8的电路结构框图;;图8.3.13　isp LSI1016器件通用逻辑块(GLB)的电路结构;　　通过编程将GLB设置成其它4种连接模式：;2、输入／输出单元(IOC)的组态 将I / O单元配置为8各组态：;图8.3.14　isp LSI??件的编程接口;　　现场可编程门阵列与前面所述的可编程逻辑器件相比，其结构不受与 – 或阵列限制，也不受触发器和I / O端数量聘用制，它可以构成任何复杂的逻辑电路，更适合构成多级逻辑功能。由于内部可编程模块的排列形式与前述可编程器件门阵列中单元的排列形式相似，因而沿用门阵列名称。FPGA属高密度PLD，集成度高达3万/片以上。;　　 右图所示为FPGA基本结构的示意图，由可编程的输入／输出模块(IOB)、可编程逻辑模块(CLB)和可编程连线资源(IR)组成，另外还有一个用于存放编程数据的静态存储器，其中设定的数据用来确定三各可编程单元的工作状态。; 442176;二、可编程逻辑模块CLB;2、引脚用作输入：外部信号经输入缓冲器可以选直进入内部逻辑或经D触发器寄存后进入内部逻辑。;图8.3.17　可编程开关矩阵PSM及结构;　　当一个数字系统由多片ISP – PLD组成时，若要改变电路的逻辑功能，不仅要重新设置每个ISP – PLD的组态，还需改变它们之间的连接及其外围电路的连接，这些外围电路有负载电路、显示器件等。为满足这一需要，Lattice公司生产了在系统可编程通用数字开关，简称isp GDS。;　　当C0 = 0时，电路为输出方式，输出端的三态缓冲器为工作状态。这时4 选 1 的数据选择器选中一个，经三态缓冲器送到输出端。数据选择器由C2C1编程选择。