语法详细讲解第十四部分Verilog测试模块的编写-Read.ppt

;语法详细讲解 第一部分 Verilog测试模块的编写;语法详细讲解 用Verilog设计的步骤;语法详细讲解 测试平台的组成;语法详细讲解 并行块;语法详细讲解并行块;语法详细讲解强制激励; #20 deassign top.dut.fsml.state_reg; end force 和 release 用于寄存器类型和网络连接类型（例如：门级扫描寄存器的输出）的强制赋值，强制改写其它地方的赋值。 initial begin # 10 force top.dut.counter.scan_reg.q=0; # 20 release top.dut.counter.scan_reg.q; end 在以上两个例子中，在10到20 这个时间段内，网络或寄存器类型的信号被强制赋值，而别处对该变量的赋值均无效。 force的赋值优先级高于assign。 如果先使用assign，再使用force对同一信号赋值，则信号的值为force所赋 的值， ;语法详细讲解强制激励;虽然有时在设计中会包含时钟，但时钟通常用在测试模块中。下面 三个例子分别说明如何在门级和行为级建立不同波形的时钟模型。 [例1] 简单的对称方波时钟：;[例2]简单的带延迟的对称方波时钟：;[例3