410计数器及其应用.docVIP

PAGE  PAGE 65 4.10 计数器及其应用 4.10.1 实验目的 1. 学习用集成触发器构成计数器的方法。 2. 掌握中规模集成计数器的使用及功能测试方法。 3. 运用集成计数器构成l/N分频器。 4.10.2 实验预习要求 1. 复习计数器的工作原理，如何利用集成计数器组成任意进制的计数器。 2. 复习集成触发器74LS74、集成计数器74LS192的管脚功能。 3. 复习实现任意进制计数的方法。 4.10.3 实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多，无论是TTL还是CMOS集成电路，都有品种齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 用D触发器构成异步二进制计数器 图4.10.1为74LS74维持阻塞型双D触发器的逻辑符号和引脚图。 (a) 逻辑符号 (b) 引脚图 图4.10.1 D触发器 图4.10.2所示是一个4位异步二进制加法计数器，它由4个D触发器组成。各触发器已转换成计数式触发器，具有的计数功能。高位触发器在相邻低位触发器从1变为0时翻转。 图4.10.2 4位异步二进制加法计数器 若将图4.10.2稍加改动，即将低位触发器的Q端和相邻高位触发器的CP端相连接，即构成了4位二进制减法计数器。 2. 中规模十进制计数器 74LS192 （或CC40192）是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图4.10.3所示。 图中，—异步预置控制， D3、D2、D1、D0—置数输入端 Q3、Q2、Q1、Q0—计数输出端，CPU—累加计数脉冲， —非同步进位输出端，CPD—累减计数脉冲，—非同步借位输出端， CR—异步复位端。 (a) 逻辑符号 (b) 引脚图 图4.10.3 74LS192引脚排列及逻辑符号 74LS192同步十进制可逆计数器的逻辑功能如表4.10.1所示。 复位端CR为高电平“1”时，计数器异步清零；CR置低电平则执行其它功能。 异步置数端也为低电平时，数据dcba直接从置数输入端D3D2D1D0置入计数器Q3Q2Q1Q0.。 当CR为低电平，为高电平时，执行??数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入。 表4.10.1 74LS192逻辑功能表 输 入输 出CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba01↑1××××加 计 数011↑××××减 计 数 3. 实现任意进制计数 图4.10.4 六进制计数器 图4.10.4所示为一个由74LS192十进制计数器接成的6进制计数器，使用的是复位法。当计数到Q3Q2Q1Q0.为0110时，即Q2和Q1同时为“1”，通过两个“与非门”使CR为“1”，计数器被清零。计数器的计数周期变为“0000”～“0101”六个状态，故为六进制计数器。 4. 74LS192的级联 一个十进制计数器只能表示0～9十个数，为了扩大计数范围，常用多个十进制计制器级联使用。同步十进制计数器往往都设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动高位计数器。利用低位计数器的进位输出控制高一位的CPU端构成加法计数级联；低位计数器的借位输出控制高一位CPD端构成减数计数级联。 4.10.4 实验仪器设备 名 称参考型号数量用 途数字电路实验箱天煌仪器1提供线路集成芯片74LS1922十进制计数器集成芯片74LS001与非门集成芯片74LS742双D触发器4.10.5 实验内容与步骤 1. 用D触发器74LS74构成4位二进制异步加法计数器。 表4.10.2 4位二进制异步加法计数器实验表 计数脉冲数输 出十进制数CPQ3Q2Q1Q0000001234