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PCI局部总线规范 ——版本2.1 目录 简要介绍 信号定义 总线操作 电器规范 机械规范 配置空间 第一章 简要介绍 外围组件接口技术（Peripheral Component Interconnect PCI）是一种新型的高带宽、处理器无关的总线系统。它既可以作为中间层的总线也可以作为周边总线系统使用。与其他普通总线规范想对照，PCI 总线为高速I/O设备提供了更好的支持（比如图形适配器、网络接口控制器、磁盘控制器，等等）。现行的标准允许在33Mhz下使用64根数据线，纯传输速率可达2.11Gbps。但是PCI吸引人的地方不在于它的高速度，它适应了现代I/O设备对系统的要求，并且只需要很少的芯片就可以实现并支持其他总线系统。 PCI被设计为支持各种处理器环境，所以它提供了很多通用的功能，这些功能是构筑在同步时序和中央仲裁机制基础上的。 PCI局部总线是为了在高集成化外围控制设备，系统/存储器等之间提供一种交互的机制。下图是一个典型的PCI局部总线系统的结构。  PCI局部总线有如下特点： 高性能、低费用、易用性、耐用性、可靠性、灵活性、软件兼容性。 这些特点在后面可以看出。 第二章 总线定义 PCI能够作为32或64位总线使用。它们可以按照功能不同化为以下几组： 系统引脚：包括时钟和重启引脚。 地址和数据引脚：包括32条传输地址和数据的引线，其余的引线是为了配合它而使用的。 接口控制引脚：用来保持master和target之间通信的一致性。 仲裁引脚：和其他的PCI信号线不同，这些不是共享的数据线。每一个PCI master都有它自己的仲裁信号线来直接和ARBITOR相连接。 错误监测引脚：用于奇偶校验和其他错误的报告。 除此而外，PCI还提供了另外50条可选的信号线来支持中断、缓存、及64位扩展等功能。 对于只做target 设备的PCI设备而言，至少需要47个管脚；而对于用作master的设备而言，至少需要48个管脚。下图是对target/master兼容设备管脚定义的说明。左边的管脚是必需的，右边的是可选的。  第三章 总线操作 总线命令 总线上的活动表现为master和target之间的信息传输和交互。当一个master得到总线的控制权后，由它来决定下一次传输的类型。在传输的地址段，C/BE信号线用于给出传输的类型命令。这些命令包括：中断确认，特殊周期，I/O读，I/O写，读内存，写内存，读配置空间，写配置空间，双地址周期 等。下面分别作简单介绍： 中断确认 中断确认用于对PCI总线上的中断控制器进行读操作，地址线没有作用，BE线用来决定中断类型的大小。 特殊周期 被master用于向一个或多个target广播消息。 I/O读 I/O写 I/O读写用于在I/O控制器和master之间传输数据。每一个I/O设备都有它自己的地址空间。地址线用来指示一个特定的设备以保证数据传输的正确。 读内存 写内存 内存的读写用于确认一次内存和master之间的数据传输。具体的数据格式取决于内存和缓存的具体形式。 读配置空间 写配置空间 配置空间调配命令允许master读协和改变PCI设备的配置。每一个PCI设备可以有最多256个内置寄存器来初始化和配置。 双地址周期 用于64位的操作。 总线传输 32位的数据的读写操作对各个主要信号线的时序提出了很高的配合要求。下面分别从读和写两个方面来说明他们的配合关系。 读操作 下图示意了当FRAME#置“1”后开始的地址段和数据段中各个数据信号之间的配合关系。  写操作 一个读操作和写操作很相似，也是当FRAME#置“1”后传输开始，但是写操作不需要回转周期，因为master提供了所有的地址和数据。数据段两个操作相同。 3． 传输终止 传输终止有两种方式：master发起的终止和target发起的终止。 仲裁机制 为了减小传输延迟，PCI仲裁机制是基于连接的而不是基于时间片的。也就是说，总线上的master必须对每一次连接做出仲裁。PCI使用一个中心仲裁  机制，每一个master有一个唯一的REQ#和GNT#信号。仲裁是隐藏的，即仲裁有前一次连接发出，这样就可以不花费PCI总线周期，除非总线闲置。 一个设备通过置REQ#信号来发出请求使用总线，当然这是当它有确实需要的时候。一个仲裁者可以在任何时钟周期取消一个AGENT的GNT#，一个master允许开始一个传输当它的GNT#置“1”后且总线空闲。 下图示意了基本的仲裁机制，这里有两个AGENT来申请使用总线，一个仲裁者在两个AGENT之间做出调度。 延迟 PCI是一个低延迟，告诉的I/O总线。master和target在一个传输中可以加入的等待周期均有一定的限制。每一个master有一个可编程的定时器来决定它在总线忙时可以占用