可编程逻辑实验报告实验6触发器设计.docVIP

西安邮电学院可编程逻辑实验报告 系 别通信系学 号Xxxxxxxx成 绩实验日期 2009-12-6班 级通工0702姓 名高原教师签字 实验名称 六、触发器设计 一：实验目的 1．认识RS触发器、JK触发器、D触发器和T触发器。 2．掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能和动作特点 3．能够通过CPLD开发实现具有触发器功能的数字电路。 二：实验所用仪表及主要器材 MAX+PLUSII软件 三：实验原理简述（源程序、真值表、原理图） 钟控RS触发器 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e6_1_R_S is Port(s,clk,r: bit; q,qb: buffer bit); End; Architecture rtl of e6_1_R_S is signal q_temp,qb_temp:std_logic; Begin Process(clk,s,r) Begin if(clk=1) then qb=s nor q; q=r nor qb; End if; End process; End; 真值表： CLKRSQn+1100Qn10111100111X0XXQn （2）JK触发器 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e6_2_J_K is Port(prn,clr,clk,j,k:in std_logic; q,qb:out std_logic); End e6_2_J_K; Architecture rtl of e6_2_J_K is Signal q_s,qb_s:std_logic; Begin Process(prn,clr,clk,j,k) Begin if(prn=0)and (clr=1) then q_s=1; qb_s=0; elsif(clr=0)and(clr=0)then q_s=0; qb_s=1; elsif(clkEVENT and clk=1)then if(j=1)and (k=1)then q_s=1; qb_s=0; elsif(j=1)and(k=0)then q_s=0; qb_s=1; elsif(j=1)and(k=1)then q_s=NOT q_s; qb_s=NOT qb_s; end if; end if; q=NOT q_s; qb=NOT qb_s; End Process; End; 真值表： PRNCLRNCPJKQ01XXX110XXX000XXX111↑HOLD11↑111↑011↑TOGGLE（3）D触发器 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e6_3_D is Port(d,clk,rd,sd:in std_logic; q,qb:out std_logic); End; Architecture rtl of e6_3_D is signal q_temp,qb_temp:std_logic; Begin Process(clk) Begin if(clkevent and clk=1)then if (rd=0) then q_temp=0; qb_temp=1; elsif (sd=0) then q_temp=1; qb_temp=0; else q_temp=d; qb_temp=not q_temp; end if; end if; end process; q=q_temp; qb=qb_temp; End; 真值表： PNRCLRNClkDQ01XX110XX000XX111↑1111↑00110XHOLD 四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） （1）钟控RS触发器 （2）JK触发器 （3）D触发器 五：实验心得（实验中问题的解决方法等） 通过本次实验，我进一步熟悉了Max + PLU