第2章逻辑代数基础2.pptVIP

第二章 逻辑代数基础;2.1 概述;2.2 逻辑代数中的三种基本运算;与;或;非;几种常用的复合逻辑运算;几种常用的复合逻辑运算;几种常用的复合逻辑运算; 2.3.1 基本公式 2.3.2 常用公式;2.3.1 基本公式;公式（17）的证明（公式推演法）：;公式（17）的证明（真值表法）：;2.3.2 若干常用公式;2.4 逻辑代数的基本定理;2.4.1 代入定理;2.4.1 代入定理;2.4 逻辑代数的基本定理;2.4.2 反演定理; 　　 对偶定理： 对于任何一个逻辑表达式Z， 如果把式中的“＋”换成“·”，“·”换成“＋”， “1”换成“0”， “0”换成“1”, 且保持原表达式的运算优先顺序，就可以得到一个新的表达式Z′， Z′称为Z的对偶式。 例如 ;如果两个逻辑表达式相等，则它们的对偶式也一定相等。  在运用对偶规则时，要特别注意保持原表达式运算符号的优先顺序：先括号，后“与”， 再“或”运算。 必要时加上括号（例如Z1的对偶式Z1′）。 ;2.5.1 逻辑函数 Y=F(A,B,C,······) ------若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。 注：在二值逻辑中， 输入/输出都只有两种取值0/1。;2.5.2 逻辑函数的表示方法;真值表;逻辑式 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。 ;逻辑图 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。 波形图 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。; 卡诺图 EDA中的描述方式 HDL (Hardware Description Language) VHDL (Very High Speed Integrated Circuit …) Verilog HDL EDIF DTIF 。。。 ;举例：举重裁判电路;各种表现形式的相互转换：;真值表 逻辑式： 找出真值表中使 Y=1 的输入变量取值组合。 每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。 将这些变量相加即得 Y。 把输入变量取值的所有组合逐个代入逻辑式中求出Y，列表 ;逻辑式 逻辑图 1. 用图形符号代替逻辑式中的逻辑运算符。 ;逻辑式 逻辑图 1. 用图形??号代替逻辑式中的逻辑运算符。 2. 从输入到输出逐级写出每个图形符号对应的逻辑运算式。 ;波形图 真值表;最小项 m： m是乘积项 包含n个因子 n个变量均以原变量和反变量的形式在m中出现一次 ;最小项举例：;最小项的编号：;最小项的性质;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;逻辑函数最小项之和的形式：;　由函数表达式求真值表 　　由函数表达式求真值表有以下两种方法：  　　(1) 把函数表达式中所有输入变量的全部取值组合（N个变量有2N个状态取值组合）一一带入函数表达式中，分别计算对应的函数值后列表（真值表）即可。 　　(2) 把函数表达式化为标准与或式（最小项之和式）， 再由标准与或式求真值表。 　　下面以第(2)种方法为例， 先把函数表达式变换成标准与或式， 再求真值表。 ;【例2.5.2】 求函数Z=AB+BC+CA的真值表。  解 ;【例2.5.3】 求函数 　　的真值表。 ;最大项：;最大项的性质;最大项的编号：;即下标相同的最小项和最大项互为反函数 例：;2.6 逻辑函数的化简法;2.6.1公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： ;2.6.1公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： ;2.6.1公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： ;2.6.1公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： ;2.6.1公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： ;2.6.2 常用的化简方法; 三 配项法;４、消去冗余项法;例：化简函数;2.6.2 卡诺图化简法;表示最小项的卡诺图;表示最小项的卡诺图;表示最小项的卡诺图;五变量的卡诺图;用卡诺图表