第3章门级与结构建模.pptVIP

第 三讲 门级与结构建模 ;前言 ; 我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件（UDP）和开关级的描述。 ?;结构建模分类;结构建模分类;Verilog内建基本门;多输入门;内建多输入门;与门(and);与非门(nand);或门(or);或非门(nor);异或门(xor);异或非门(xnor);多输出门;内建多输出门;内建三态门;内建三态门真值表;门级结构建模;4选1多路选择器的门级结构建模;门延迟;带门延迟的实例引用;（最小：典型：最大）延迟;带延迟的4选1多路选择器的门级结构建模;用户模块结构建模;16选1多路选择器设计;模块仿真入门;Verilog设计的仿真步骤;仿真测试平台的组成;测试模块;4选1多路选择器测试模块1; #5 s=2‘b00; // 加载选择信号s[1:0] $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n”,d,s[1],s[0],out); //延时后显示结果 #5 s=2b01; $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); #5 s=2b10; $display $time, (“ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); #5 s=2b11; $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); end endmodule;4选1多路选择器测试模块1仿真结果;4选1多路选择器测试模块2;?initial // 激励信号产生与结果输出 begin $monitor($time, “d=%b, s[1]=%b, s[0]=%b, out=%b \n”,d,s[1],s[0],out); //监视输出 d=4‘b1010; // 加载输入信号d[3:0] ＃5 s=2‘b00; // 加载选择信号s[1:0] ＃5 s=2b01; ＃5 s=2b10; ＃5 s=2b11; end endmodule ;4选1多路选择器测试模块2仿真结果;Modelsim仿真工具入门;