主板时钟Clock概念.ppt

;目录;1、 时钟的重要性 程序执行的节拍控制和系统的工作速度由时钟决定 硬件设计的基础 – 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟 芯片间接口数据的发送与接受要以时钟为参考 系统的稳定性与时钟有密切关系 ;; CPU时钟 -- CPU接受主板系统总线时钟,通过PLL变频电路根据倍频比产生CPU内部的时钟。对P4还产 生CPU外部总线数据传输的时钟。 DIMM时钟缓冲 -- 为避免DIMM时钟线与系统时钟线的关连，减小DIMM时钟线长度， DIMM时钟有专门的缓冲 电路，它可与北桥或主时钟芯片集成，也可单独。但北桥内要有PLL电路，调整缓冲电路的 输入时钟，保证DIMM时钟与北桥输出到DIMM信号的同步，及DIMM读出数据与北桥接收时 钟的同步。 实时时钟 -- 南桥接32768晶振产生实时时钟。这信号经215分频周期为1.00秒，再有秒、分、时、日、月 和年计数器和寄存器，组成实时时钟控制。在休眠时主时钟芯片不加 -- 在休眠时主时钟芯片不加电,仅实时时钟电路有电。因此实时时钟输出作电源管理的时钟，用 作唤醒的控制。 AC97时钟 -- CODEC芯片接24. 576MHz晶振产生AC97的位时钟12.288MHz；再经256分频，产生同步时 钟（频率48.0KHz) LAN时钟 -- PHY芯片接25.000MHz晶振产生5MHz/50MHz的LAN时钟分别用于10Mb/100Mb (10BASE-T/100BASE-T)(对Intel 82562芯片） 晶振用于产生准确的振荡频率；计数器用于整数分频；PLL变频电路用于倍频（提高 频率）或非整数变频;Quartz;--晶振电路振荡频率的精度：除与晶振有关 外，还与负载电容CL及晶振走线有关 CL= [（CL1 x CL2）/（CL1+CL2）]+CS CL1、CL2为外接电容；CS为电路的杂散电容 ，包括反相器的输入/输出电容。 为保证精度，所购晶振允许的CL要和外接 的CL1、CL2匹配（并考虑反相器 的输入/输出电容的影响）。 QDI主板所用晶振的精度： 14.31818M、24.576M和25.000MHz晶振精度 为+/-30ppm；32768Hz晶振精度为+/-20ppm。 对实时时钟意味着一天快慢1.73秒。但由于 CL1和CL2容限的影响，实际精度要高于此值。 LAN时钟的精度要求不大于50ppm。;参考时钟输入I经N分频输出FR （ FR = FREF / N）；压控振荡器输出FVCO 经M???频输出FFB （ FFB = FVCO / M）； FVCO经L分频为变频输出FOUT。 相位频率检测电路（PFD）比较R与V的相位，根据相位差控制电荷泵。向电容充放电， 改变电容上的电压。 电压控制振荡电路（VCO）根据电容上的电压调整VCO的振荡频率FVCO 。迫使FFB 的 频率与相位与FR相同 （ FR= FFB ）。即 FVCO = FREF * （ M/N ）； 变频输出 FOUT = FREF * （ M/NL ） VCO的电源和地上的干扰会影响每次振荡的周期，即产生振荡频率的抖动（Jitter）。 因此PLL电路的地和电源要特殊处理。电源用电阻/电感和电容滤波。 若VCO的输入电压以VCO电源为参考，则VCO输入处的电容可不接地， 接VCO的电源。 ;FFB = 66.5MHz FVCO = 1066MHz FDIV1 = 533 MHz FOUT = 266 MHz;变频 - 主时钟芯片的输出信号频率可由两种方式更改： 通过跳线 - 在加电时芯片检测跳线状态，在加电复位期间得到稳定的频率输出。 通过软件（BIOS）经由系统管理总线（SMB）更改芯片内部控制寄存器值 – 接到新寄存器值后， 变频电路需一段时间（ms级）才能稳定，而AGP和PCI时钟CPU总线主时钟锁相由主时钟分频产生， 可能更改分频比（选不同分频比的电路）。这样AGP和PCI时钟输出可能出现毛刺或窄脉冲。因 而变频过程中主时钟的不稳定或AGP/PCI时钟的毛刺均易使系统死机。为系统稳定,避免死机 增加软件控制复位信号，变频时最好在这复位期间内。（至少暂停系统运行） 软件变频,选择避免AGP和PCI的分频有变化 EMI – 减少电磁辐射主时钟芯片采用频谱展宽(Spectrum)、关闭不用的DIMM/PCI槽时钟等技术。此 外可控的驱动强度和芯片