九、时钟电路、布线和端接_1.pptVIP

第9章 时钟电路、布线和端接;不同的逻辑族器件具有不同的源特性阻抗，如果在PCB板中布置了传输线，那么就必须匹配此电路逻辑族器件的源和负载阻抗 在布线前必须确定最佳的布线宽度和布线到最近的参考平面的距离 通常计算传输线阻抗的近似公式由于制造过程中制造公差的影响而变得不十分精确;影响传输线阻抗计算精度的因素 一阶因素：线宽、线条距离参考平面的高度（介质厚度）、介电常数 二阶因素： 回路长度：传输线越长，电感值就越大 印制线厚度：当使用1/2到1oz铜线时，印制线厚度变化对线条阻抗的影响约为2Ω/mil 侧壁形状:侧壁尺寸的变化导致线条阻抗的变化小于1% 阻焊层覆盖范围：使用标准厚度的阻焊层，可以看到线条阻抗变化的灵敏度为3Ω/mil，当确定了阻焊层后就可以通过这一数值来修正微带线的线条阻抗值 同一个部件中混合使用的不同介质：如果要确定混合使用不同介质板对整个阻抗的影响，就需要用场的计算方法;拓扑结构;注意： 当W和H的比值小于等于0.6时，式（1）的典型精度为±5%；当W和H的比值在0.6～2.0之间时，精度下降到±20% 在测试和计算线条阻抗时，印制线的宽度应在印制线厚度方向的中间位置测量 对于不同的制造过程，刻蚀后最终的线条宽度会与图中标定的不同，印制线上部的一些铜会被刻蚀掉，这就使得上部的宽度小于希望得到的值，将线条顶部和底部的宽度取平均，能得到更典型的精确的阻抗数值 印制线厚度导致阻抗幅值的改变很小，因此在1GHz以下的实际设计中完全可以忽略印制线厚度的因素 信号沿微带线传输存在延时，该延时仅仅与介质材料的有效介电常数相关;埋入式微带线拓扑;;单带状线拓扑;双带状线或非对称带状线拓扑;差分微带线和带状线拓扑;差模阻抗Zdiff的计算：通常只有线条宽度W是可以变化的，以便确定最佳的Zdiff值，两条印制线间的距离D却不应调整，这是因为D的取值应为制造过程中所能达到的最小线间距。;要采用差分对布线，主要有以下五个原因： 为匹配外部平衡的差分传输线，此时与线间耦合无关 为避免地电位反弹 为减小EMI，因为磁通在紧邻的两条线上沿相反的方向传输，所以印制线上的磁通是相互抵消的，结果就减小了辐射 为减小本地串扰 改善PCB布线的效率，如果采用紧密的差分布线，需注意两点： ①必须计算出新的印制线宽度来补偿由于信号线相互接近而导致的差模阻抗的下降 ②一旦信号线是差分对时，就不应将它们分离;除受到空间强烈制约的情况，首选的布线方法还是并排模式（同层耦合）;电磁波的传播速度取决于周围介质的电特性，在介质材料中传播速度会比空气或真空中低，传播速度和有效介电常数的关系为：;当电路中使用数字元件时，元件的每个输入管脚都有特定的输入电容值，实际上，多个元件的这种电容的总和就变得比较大，通常这种情况就当作容性负载。 当额外的器件连接在布线网络上时，输出容性负载同样也会降低线条的阻抗值。 没有负载时的传输延时定义为tpd。 如果在传输线上有负载（包括所有负载的电容加到一起），那么传输延时为：;例如：假设5个CMOS元件连接在信号线上，每个元件具有10pF的输入电容（总Cd=50pF），在环氧树脂印制板中，25mil印制线的特性阻抗Z0=50Ω（tr=1.65ns/ft），传输线的特性电容为C0=35pF，此时发送信号的修正传输延时为：;在PCB上，时钟电路应位于接近地管脚（到芯片地）的位置，而不是在周围或接近I/O区域。 如果传输线连接到子板、扁平电缆或远离主PCB板的周边设备上时，此传输线就必须在连接处或边界处直接端接。 晶振必须直接安装在PCB上，严禁使用插座，插座会在传输线上增加额外的引线电感。 只有与时钟相关的印制线或频率生成电路可以放置在隔离开的时钟生成区域内，不允许有其他的线条在相邻的信号布线层“靠近或在时钟电路下面穿过”时钟电路区域。;如果可能，围绕整个时钟电路区域可以采用法拉第笼屏蔽体，另外应使用地线包围这个区域。 布线过程中布置使用时钟或周期信号的PCB元件时，要求这些元件都要放置在时钟电路附近，这样，时钟或周期信号就可以采用具有最小长度和过孔数量的最接近直线的布线结构。 任何位于I/O元件5cm以内的周期信号或时钟的电路，其信号的边沿速率都不应小于10ns，这是因为多数的I/O电路（串口、并口、音频等），与其他功能电路区域相比，速率通常都较慢。;在元件布局过程中，设计者需要能判断PCB上的印制线是否是电气长的 如果一条传输线是电气长的，那么就要考虑信号完整性和EMI问题 电气长线条的定义：一条传输线的物理长度足够长，以至于从源到负载传播的电磁波和它通过回路回到源的过程在下一个边沿转换之后还在进行 使用FR-4材料时，在传输线中典型的信号传播速度为光速的60%，未端接的线条的最大允许长度可按下式计算，这