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4.2 典型的集成电路元件制造工艺 ; (2) 芯片制造:如图 4 - 15 中虚线框中, 原材料是具有一定电阻率及晶向的抛光晶片。 薄膜形成工艺包括: 外延生长半导体薄膜, 热氧化膜, 淀积多晶硅、 介质和金属膜。薄膜形成后, 用扩散或离子注入进行掺杂,或在薄膜形成后进行图形曝光。 图形曝光后,通常进行刻蚀,接着再进行另一次掺杂或再形成薄膜, 将各个掩模版上的图形逐次转移到半导体晶片表面层上,获得最终的IC器件。 如果是在一个晶片上制造了多个相同芯片,则还要进行划片或激光切割将芯片分开。 ; (3) 封装: 对制造好的芯片进行封装,为在实际电子学上的应用提供合适的散热和引线连接条件。
(4) 测试: 对做好的芯片进行测试, 剔除坏的芯片。 ;图 4 - 15 集成电路制造的主要步骤 ;4.2.2 集成电路电阻器 ; 对于直条形电阻器,在深度X处厚度为dX,与表面平行的P型材料薄层的微分电导为 ;式中:Xj为结深; 是一个方形电阻的电导。 电阻值是 ; 集成电路中的多个电阻是同时制成的, 只要在掩模版上确定不同的几何形状即可,由于所有电阻用同样的工艺过程制造,因此可把电阻值分为两部分考虑:由注入(或扩散)工艺决定的薄层电阻R□以及由图形尺寸决定的比值L/W,一旦R□值已知,电阻值即由比值L/W(即电阻图形的方块数)决定。集成电阻器端头接触面积会引起附加电阻,如在图中情况,一个端头近似等于 0.65“方”, 曲折形电阻器的拐角处的一方是0.65“方”。 例如, 90μm长 10 μm宽的电阻等于 9“方”(9 □),两个端头接触相当于 1.3 □,若注入层的薄层电阻为 1 kΩ/□,则电阻值为10.3 □×1 kΩ/□=10.3 kΩ。 ;图 4 - 17 热敏电阻的结构示意图 ; 硅热敏电阻的结构如图 4 - 17 所示。它是由厚 250 μm,长、宽均为 500 μm的N型硅片制成的平面结构。芯片平面是一个直径为 40 μm的圆形欧姆接触,背面是厚约 3.5 μm的N+型区。上电极是厚约 20μm、直径为 350 μm的银系多层结构。 芯片背面作为欧姆接触的N+型扩散层和银系金属形成下电极。 硅热敏电阻是利用上下电极之间阻值随温度变化制成的。由于接触电阻很小, 所以因热激发而产???的载流子可以忽略不计。电流取决于N+区提供的载流子。如果在上电极施加正电压,使流过热敏电阻的电流为 1 mA,在较小的N+区由于热激发而产生的空穴与周围返回的电子复合,不产生电流,即电流仅取决于电子。由于电子迁移率随温度升高而减小,因此在 300 ℃以下,电阻随温度升高而增大。 热敏电阻的制造过程同普通电阻类似,只是一些具体工艺参数不同。 ;4.2.3 集成电路电容器 ;图 4 - 18 MOS电容器的顶视图和截面图
(a) 集成MOS电容器;(b) 集成P-N结电容器 ; 若想进一步增大电容量,可采用介电常数较大的绝缘体。 例如Si3N4(εox/εo=8)和Ta2O5(εox/εo=22),MOS电容器的下电极用重掺杂材料制成,电容量与外加电压无关,而且与它有关的串联电阻也减少了。
集成电路P-N结电容器与双极晶体管的一部分结构相同,其制造工艺将在 4.2.5 节详细讨论。图4 - 18(b)是N+-P结电容器的顶视图与截面图。P-N结电容器一般被反向偏置,即P区相对N+区加反向偏压。电容量不是常数,而是随外加电压VR与内建电势Vbi以(VR+Vbi)-1/2的关系变化。因为P区电阻率比P+区大,所以P-N结电容器串联电阻比MOS电容器高很多。 ;4.2.4 电感的制造 ; 利用光刻胶材料制成电感模具,在模具中电镀生长铜线圈层, 是一种非常好的微型电感制造方法。这种方法有两个优点:一是模具限制了铜导线的横向生长,也就是说, 在模具的限制下, 电镀生长铜导线表现为各向异性;二是电镀的速率能够比较容易而且精确地控制,使铜导线层的高度与模具高度相同, 形成一个较平坦的表面,便于在其上淀积绝缘隔层,制造另一个电感线圈层, 得到多层电感线圈组成的大容量微型电感,这种方法的一种典型制造过程如下: ; (1) 衬底是厚度为 0.1 mm的不锈钢膜片,膜片两面都涂有聚酰亚胺薄膜。首先用溅射的方法在衬底上淀积一层0.4 nm厚的Pt粒子层,作为非电镀过程中,铜的生长核(图 4 - 19(a))。
(2) 在溅射的Pt粒子层上,用甩胶的方法形成厚的聚酰亚胺光刻胶层。利用光刻工艺和电感线圈掩模版,将光刻胶制成线圈模具。在光刻胶曝光和显影之后,进行烘烤。利用聚酰亚胺的热缩性,能够得到
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