计算机系统结构实验三DLX处理器程序设计教程.docxVIP

实验三????DLX处理器程序设计 1.实验目的? 学习使用DLX汇编语言编程，进一步分析相关现象。 2.代码清单及注释说明 .data VectorLength: .word 16 Vector1: .double 1.923101,2.149914,3.453894,4.316657,5.243715,6.274374,7.896253,8.453792,9.457121,10.452391,11.316422,12.965313,13.128674,14.456345,15.443476,16.976347 Vector2: .double 1.453444,2.253445,3.976833,4.545744,5.671645,6.145456,7.976447,8.963118,9.643178,10.346149,11.974138,12.346127,13.967316,14.316485,15.976314,16.346273 Printf1: .asciiz The result is\n Printf2: .asciiz %f\t .align 2 PrintfHead: .word Printf1 PrintfValue: .word Printf2 result: .space 8 .text main: addi r14,r0,PrintfHead trap 5 lw r20,VectorLength addi r2,r0,0 loop: ld f0,Vector1(r2) ld f2,Vector2(r2) addd f4,f0,f2 sd result,f4 addi r14,r0,PrintfValue trap 5 addi r2,r2,8 subi r20,r20,1 bnez r20,loop trap 0 3.程序相关性分析结果 载入ADD.S，执行。 运行结果： 数据统计： 有数据相关（RAW相关），控制相关 总共执行周期为365，数据相关为146（40.00%），控制相关为15（4.11%）。 3.1观察程序中出现的数据/控制/结构相关 3.1.1数据相关 指令组合： subi r16,r16,0x1 bnez r16,Loop 后者的条件判断需要等到前者执行完。 指令组合： addd f4,f2,f0 ad Result(r0),f4 存在RW相关 3.1.2控制相关 指令组合： Bnez r16,Loop Trap 0x0 前者执行到ID段时转移指令成功转移，后者则执行完IF段后就断流。 3.2增加浮点运算部件 总共执行周期为365，数据相关为146（40.00%），控制相关为15（4.11%）。 通过观察该图可知，增加浮点运算部件数量不能改善流水线的性能。 3.3增加forward部件 由图可知：执行周期总数为299，数据相关80（26.76%），控制相关为15（5.02%）。 增加forward部件后，执行总周期书减少，数据相关减少，控制相关不变。加速比为365/299 = 1.22 3.4转移指令的影响 (1)转移成功 (2)转移失败 由上面可以看出，当转移成功时，已经进入取指阶段的指令被放弃，转入转移的目标指令的取指操作，这就造成了流水线的断流；若转移失败，已经进入取指阶段的指令继续进入译码阶段，流水线不断流。 ·实验总结 在实验中，WinDLX所加载的.s文件不要出现中文格式，不然会导致加载失败 ,在编写双精度浮点数运算时有些对于指令掌握不熟练，并且双精度double型运算指令，其所有的运算指令名称上面都要加上“d”才ok。而如果是单精度的，则需要添加字母“f”；其次，对于浮点数的相关设置，包括状态寄存器和浮点寄存器都需要在实验之前查资料了解透彻，不然在试验中就会有语法错误。 通过此次实验我对实验二所进行的数据相关、控制相关、结构相关的性能分析做了更深入的了解，以及对于功能部件对流水线的影响，forwarding技术对流水线的影响，还有就是静态指令调度等。 通过自行编写向量矢量算法，在代码中初始化两个向量，按照分量顺序进行运算。当然，如果想要改变源向量，直接处理代码中的相关数据即可。 总之，该实验主要着重对浮点运算以及对于流水线的相关影响及性能分析，收获很大。