EDA第六章有限状态机设计-定稿解说.pptVIP

;;2、状态机的特点 (1)、有限状态机克服了纯硬件数字系统顺序方式控制不灵活的特点。状态机属于纯硬件数字系统中的顺序控制电路，速度优于程序控制的MCU。 (2)、由于状态机的结构模式相对简单，设计方案相对固定，一般设计为符号化枚举类型的状态。 (3)、状态机容易构成性能优良的同步时序模块，可有效克服竞争冒险。和消除电路中的毛刺。 (4)、同VHDL的其他描述方式相比，状态机的表述丰富，程序层次分明，结构清晰易懂，便于排错，修改和移植。 (5)、在高速运算和控制方面，状态机有着巨大的优势。 (6)、从可靠性上来说，状态机属于纯电路，没有软件编程方面的一些缺陷。 如状态机设计中使用了完整容错技术，从非法状态的返回时间都是优于 MCU。;3、状态机的基本结构和功能 状态机的基本操作有两种 (1)、状态机内部状态转换。次态由当前状态和输入决定。 (2)、产生输出序列。根据当前状态和输入状态决定输出。;;2、设计实例 例6-1一般状态机的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT(clk,reset: IN STD_LOGIC; --时钟，复位 state_input: IN STD_LOGIC_VECTOR(0 TO 1); --状态转换控制 comb_output:OUT STD_LOGIC_VECTOR(0 TO 1);--状态输出 END s_machine;;ARCHITECTURE behave OF s_machine IS TYPE state IS(st0,st1,st2,st3); --定义枚举类型的量 SIGNAL current_state,next_state:state; --state类型信号,取值有限制 BEGIN REG：PROCESS(reset,clk) --时序逻辑进程 BEGIN IF reset=‘1’ THEN current_state=st0;--复位信号有效，返回最初态 ELSIF (clk’EVENT AND clk=‘1’) THEN--每次时钟上升沿时候 current_state=next_state; --当前状态转化为次态 END IF; END PROCESS; COM：PROCESS(current_state,next_state) -- 组合逻辑进程 BEGIN CASE current_state IS WHEN st0= comb_output=“00”; --根据当前状态,决定输出 IF state_input=“00” THEN –根据输出决定次态的变化 next_state =st0;--输入值与状态值一致时，次态不变 ELSE next_state =st1;--否则，次态顺序向后取值 END IF; ; WHEN st1=comb_output=“01”; IF state_input=“01” THEN next_state =st1; ELSE next_state =st2; END IF; WHEN st2=comb_output=“10”; IF state_input=“10” THEN next_state =st2; ELSE next_state =st3; END IF; WHEN st3=comb_output=“11”; IF state_input=“11” THEN next_state =st3; ELSE next_state =st0; END IF; END CASE; END PROCESS; END bahave;;;;AD574采样控制状态图; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (d :IN STD_LOGIC_VECTOR(11 DOWNTO 0); clk ,status : IN STD_LOGIC;--时钟CLK，转换结束信号STATUS lock0 : OUT STD_LOGIC; --内部锁存信号lock的外部输出信号