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实验2半加器.全加器电路设计实现
实验2 半加器、全加器的电路设计实现
1、实验目的
1 掌握组合逻辑电路的功能测试。
2 用与非门、或非门设计实现半加器和全加器。
2、实验设备及器件
数字万用表
数字电路实验箱
集成电路
74LS00 4-2输入与非门
74LS04 6非门
74LS86 4-2输入异或门
74LS381 集成算术/逻辑单元
3、实验内容 3.1 半加器功能测试
输入
输出
A
B
S
C
0
0
0
1
1
0
1
1
3.1半加器功能测试
3.2 全加器逻辑功能测试
输入
输出
A
B
C
Si
Ci
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
全加器逻辑功能测试
3.3 半加器电路设计
(1)用与非门实现逻辑电路图。
(2)自拟表格验证。
3.4 16位算术/逻辑运算电路设计
设计要求:(1)运算位数:16位
(2)进行算术和逻辑运算。
4、作业
1.完成实验总结报告。
2.预习实验3编码器、译码器和数据选择器的应用。
3.设计电路并搭制电路。
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