实验1-基于原理图的十进制计数器.pptVIP

实验一：基于原理图的十进制计数器设计;实验目的;实验原理;1. 七段数码管译码器的设计;数码;采用“最小项译码器+逻辑门”的方案;seg7A;seg7;2. 十进制计数器的设计;Seg7cnt10;3. 基于原理图的自底向上的设计流程;实验设备;【红芯电子】RCXQ208_V5 FPGA开发板;;实验板上的四位一体共阳极数码管;实验板上的数码管电路;实验内容;器件属性选择;3、在资源管理区将“Sources for”设置为“Behavioral Simulation”，然后在任意位置单击鼠标右键，在弹出的菜单中选择“New Source”命令，然后选中“Test Bench WaveForm”类型，输入文件名为“simseg7A”，点击Next进入下一页。这时，工程中所有设计模块的名称都会显示出来，可按需要选择要进行测试的模块。由于此时工程内还只有一个模块seg7A，所以只列出了seg7A。选中它点击“Next”后进入下一页，直接点击“Finish”按键。;4、HDL Bencher工具自动启动，等待用户输入所需的时序要求。由于seg7A是个组合电路，在时序要求上只有少数项可改动。将测试初始化长度（Initial Length of Test Bench）数值调整到2000。 ;5、编辑修改测试波形。对于总线值提供了模式设置功能。;6、在资源管理区中选中simseg7A，在资源操作区中双击“Xilinx ISE Simulator”下的“Simulate Behavioral Model”，启动ISE Simulator执行仿真。查看仿真结果，如图3.2所示，分析模块功能是否正确。 ;11、为计数器顶层原理图编辑测试激励文件，执行功能仿真验证。 12、执行综合。阅读综合结果报告，记录其中关于时钟频率、资源消耗等关键数据。 ;13、编辑引脚约束文件。本实验中使用了板上的拨动开关SW1，SW2，SW3控制输入使能信号，清零信号，数码管选通信号。按键k2作为时钟信号，本设计中由于采用了按键输入作为计数器时钟，因而使用PACE将无法锁定clk信号到按键k2的连接引脚上。但可通过直接编辑约束文件，添加相关约束开关来达到目的。以四位一体的共阳极数码管中的一个数码显示为数据输出。约束文件的内容见下。;14、执行实现。阅读实现报告记录芯片资源的耗用和关键性指标参数。记录芯片各类资源的耗用量；查看引脚报告看是否与锁定一致；查看本设计的最高工作频率。将这里得到数据与之???完成综合后的数据做个比较。 ;15、执行时序仿真验证。观察仿真结果波形，说明的毛刺现象和延迟现象产生的原因。 16、生成下载配置文件。 17、准备硬件开发板，连接外围显示模块，连接好下载线。 18、启动iMPACK完成下载配置，进行硬件验证。;1、叙述实验的具体步骤。 2、分析并说明本次实验所完成的工程文件结构关系。 3、记录本实验中所完成的FPGA资源耗用情况和运行时钟频率。 4、如何分析仿真软件运行出的结果？ 5、在仿真激励信号的设计上组合电路和时序电路分别关注的重点是什么？为什么？;请同学们抓紧时间进行实验！