基于D触发器的四位格雷码加1计数器的设计讲述.docVIP

大作业4----基于D触发器的四位格雷码加1计数器的设计 一、状态图 Q4Q3 Q2Q1 00 01 11 10 00 0001 1100 1101 0000 01 0011 0100 1111 1000 11 0010 0101 1110 1001 10 0110 0111 1010 1011 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1) 化简得到： Q4(t+1)= Q4Q1+Q4Q2+Q3 Q3(t+1)= Q2+Q3Q1+Q3 Q2(t+1)=Q2+Q1+Q4Q3Q1 Q1(t+1)= +Q3Q2+Q4Q3+Q4Q2 根据D触发器的特性方程Q（t+1）=D，可得4个激励方程得 D4=Q4 +Q3 D3=Q2+Q3 D2= Q2+Q1(Q4⊙Q3) D1=(Q3⊙Q2)+Q4(Q3⊕Q2)=Q4⊕(Q3⊙Q2) 二、仿真 1、原理图 2、编译原理图 3、波形仿真 4、波形编译 5、设定I/O 6、生成逻辑符号 三、增加异步清零和计数使能 增加两个输入端，clr和EN，为1时两个端口有效。 四、代码 module A(cp,state); parameter S0=4b0000,S1=4b0001,S2=4b0011,S3=4b0010,S4=4b0110, S5=4b0111,S6=4b0101,S7=4b0100,S8=4b1100,S9=4b1000; input cp; output [4:1]state; reg [4:1]state; always@(posedge cp) case(state) S0: state=S1; S1: state=S2; S2: state=S3; S3: state=S4; S4: state=S5; S5: state=S6; S6: state=S7; S7: state=S8; S8: state=S9; S9: state=S0; default state=S0; endcase endmodule 五、总结 D 型触发器的输入输出关系简单明了，是多位寄存器的基本结构。 0000 0111 0110 0011 0001 0010 0100 1100 1101 1111 1110 1010 1011 1001 1000 Q4Q3Q2Q1