数字逻辑实验--24s计时器.docVIP

数字逻辑课程实验报告 实验名称 时序电路研究之24s计时器 实验人姓名 学 ???? 号 班 级 同组人姓名 实 验 时 间 成 绩  实验内容 结合试验箱设计一个计数器能够实现24秒计时功能，设计应具备必要的输入输出和起停功能 实验原理 24s计数器是由分频器，计数器，译码器组成。如下图2为24s计数器的原理图 图2 分频器用于较高频率的时钟进行分频操作，得到较低频率的信号，工作原理是计数。由于实验箱的工作频率为100000HZ，而我们所需要的24S计数器是以S（即1HZ）为计量单位的，所以需要把频率降低。其原理图如2.1 图2,1 计数器主要是用来计数的，24s计时器要求从24s开始依次往下降，所以需要一个计数器，在计数器的设计过程中要有暂停键。下图2,2为其原理图 图2。2 译码器是把具有特殊含义的输入代码译成对应输出的有效信号。因为最终要把代码下载到芯片上，用led数码管显现出来，所以需要把0-24进行编码，可以把个位和十位分别用一个数码管表示。由于数码管的输入为四位，所以个位和十位分别用四位2进制进行编码。如图2.3为译码器的原理图和led灯的图。其编码对应的真值表为： a f 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 10111 11000 orther 111111111 图2.3 VHDL实现 1.分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity divpin is port( clk,en:in std_logic; Reset: in std_logic; clkout:out std_logic ); end divpin; architecture clock of divpin is signal counter:integer range 0 to 3; signal div_clk: std_logic; begin process(clk, Reset,en) begin if (Reset=1) then div_clk=1; counter=0; else if (en=1) then if (clkevent and clk=1) then if (counter=3)then counter=0;