广工EDA数字逻辑第5章.docVIP

EDA开发综合实例3：SmartDesign的使用 在Libero中，除了可以编写程序实现相应设计外，还可通过可视化操作方式（“SmartDesign”软件），对现成的模块进行连线和拼装，实现特定的功能。 下例采用可视化方法实现1位全加器，再改造为2位串行进位加法器，操作过程既有通过编写代码建立模块，也有调用现成模块，还有通过IP核创建实例模块，并对多个模块进行拼装和测试。 使用半加器构造全加器 通过半加器来构造全加器的方法在4.7.3中讨论了，以下的模块及其连接均基于图4-24完成。 新建工程 打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-62所示）。设备的选择同5.6中的实例2。 新建SmartDesign设计 在“Project Manager”中点击“SmartDesign”按钮（如图5-63），在弹出的对话框中输入设计名称，如图5-64所示。 工作区中会显示打开了“adders”设计的画布，但画布是一片空白，如图5-65所示。 添加半加器模块 点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，输入并新建Verilog程序文件。如图5-66所示： 在打开的文件中输入半加器程序代码，代码同4.7.3中的半加器设计。 // halfadder.v module half_adder (S, C, A, B); input A, B; output S, C; xor gate1 (S,A,B); and gate2 (C,A,B); endmodule 项目会把第一个建立的模块或设计作为“根”（Root），并加粗显示，如果项目中的根不是“adders”，则可在“Design Explorer”窗口中对着“adders”按右键，选择“Set As Root”进行修改。如图5-68所示： 在设计中添加“半加器”模块 对着“half_adder”模块右键，选择“Instantiate in adders”，或者按着“half_adder”模块拖拽至“adders”的画布（Canvas）上。重复操作两次，在此需要两个半加器来构造全加器。操作如图5-69所示： 在图中可看到，添加两个模块后，设计中自动设定了模块的实例化名称（half_adder_0 和half_adder_1），直接双击可修改其实例名。 在设计中添加“或”模块 在“Catalog”窗口中，列出了Libero IDE提供的各种现成可使用的IP核，包括宏单元（Actel Macros）、基本块（Basic Blocks）等。 在搜索栏输入“or2”（也可直接在“Actel Macros”列表中找），可找到在此需要用到的“or2”宏单元（即2输入“或”门）。点击右键，选择“Instantiate in adders”，或者通过拖拽操作，添加至“adders”的画布（Canvas）上（如图5-70所示）。 连线到顶层 整个画布就是一个“芯片”的设计，而刚才添加的模块只是该“芯片”的内部零件，故需要定义这些子模块中哪些端口是连接到整个设计的对外（输入/输出）端口上。 对着“half_adder_0”模块的“A”端口按右键，选择“Promote to Top Level”（如图5-71），可把该子模块的端口连接至顶层。 通过类似操作，将“half_adder_0”模块的“B”端口、“half_adder_1”的“B”端口“half_adder_1”的“S”端口、“or2_0”模块的“Y”端口连接到顶层。 由于“half_adder_0” 和“half_adder_1”都有名为“B”的端口，故连接到顶层时会有命名上的冲突，如图5-72所示为弹出的对话框，如果选择“是”，则连接到一个新的端口，系统自动给这个端口改名（如“B_0”），如果选择“否”，就会将“half_adder_0” 和“half_adder_1”的“B”端口都连接到同一个对外的顶层端口上。 可修改端口的名称，对着要修改的端口名按右键，选择“Modify Port”（或直接双击），输入新的端口名称（如图5-73所示）。 连接并修改端口名后的结果如图5-74所示： 进行内部连线 选择“half_adder_0” 的“S”端口，按下“Ctrl”键同时，点击选择“half_adder_1”的“A”端口，同时选中了两个端口，点击右键，选择“Connect”命令，就可把这两个选中的端口进行连线。如图5-75所示： 用同样的方法，把“half_adder_0” 的“C”端口与“or2_0” 的“A”端口、“half_adder_1” 的“C”端口与“or2_0”