电子电路设计训练（北航）2014 Verilog 07 TopDown设计方法.pptVIP

* * * * * * * * * * * * * * * * * * * 7.1 Top-Down 寻址方式和指令系统 RISC-CPU 的指令系统仅由8条指令组成 : HLT：停机操作。 SKZ：若为零跳过下一条语句。 ADD相加。 AND相与。 XOR异或。 LDA读数据。 STO写数据。 JMP无条件跳转语句。 RISC-CPU是8位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。 * 7.2 大型设计 为什么Verilog能支持大型设计 Verilog 语法支持多层次多模块设计： 用 `include 宏指令可以在一个模块中包含多个模块； 在一个模块中可以用实例调用别的模块中定义的电路结构，构成多层次模块； 在一个模块中可以用多个任务和函数来表 达复杂的状态机和结构； 一个设计项目往往由一个顶层测试模块和多个可综合模块和若干个外围接口模块构成。 * 7.2 大型设计 设计项目举例 myproject - 可综合部分 （我们想要设计的逻辑电路部分）： - mk_1.v, mk_2.v, mk_3.v, .....mk_8.v - mk_11.v, mk_12.v , mk_13.v..... - mk_21.v, mk_22.v, mk_23.v ..... - ...... - mk_81.v, mk_82.v, mk_83.v ..... - 外围部分： - ww_1.v, ww_2.v, ww_3.v, ww_4.v ... - 激励部分： - SG_1.v, SG_2.v .... - 顶层测试模块： - 包括可综合部分、外围部分、激励部分 - 还包括测试步骤和输出文件等。 * 7.2 大型设计 设计项目举例 激励源的 Verilog 模块 `timescale 1ns/1ns `define timeslice 200 module sigs (ack,clock,read,write,addr,data); input ack; output clock, read, write; output [15:0] addr; inout [7:0] data; reg clock, read, write; reg [15:0] addr; reg w_r ; //used to record if read or write reg [7:0] DataToRam; //used to stack the data assign #10 data = (w_r)? ‘hzz : DataToRam; initial begin clock = 0; w_r = 0; DataToRam=0 addr = 16 ‘h 0000 ; end always # ( `timeslice/2) clock = ~ clock; always @ (posedge ack) if (w_r == 0) begin #(5*`timeslice) write = 1; # (`timeslice) write = 0; end else begin # (5 * `timeslice) read = 1; # (`timeslice) read = 0; end always @(posedge ack) begin DataToRam = DataToRam + 2; addr = addr + 1; end endmodule 本模块可根据从被测试模块输出的 ack 信号逐一发出读/写、地址、