微机原理复习资料-第四章.pptVIP

32位微处理器Pentium U流水线和V流水线 组成：各有1个独立的ALU U流水线：能执行所有整数运算指令 V流水线：能执行简单的整数运算指令 流水线分5级操作： 取指令|译码|生成地址|执行指令|回写 说明：回写既是运算指令将运算结果存入r/m 高速缓冲存储器Cache 功能：存放CPU最近使用的指令和数据 作用：解决CPU和存储器速度不匹配问题 代码高速缓存和数据高速缓存分开的优点： 减少指令预取和数据操作之间的冲突 提高命中率 说明：命中率即指读取的数据恰在Cache中 数据高速缓存有2个端口，以便同时与2条独立的流水线交换数据 分支目标缓冲器BTB 分支预测部件：分支目标缓冲器BTB 含1KB高速缓存：存目标地址和历史状态 历史状态：必定转移/可能转移/可能不转移/必定不转移 功能：对条件转移指令进行分支预测并预取指令 VM：虚拟8086方式标志 =1时，工作于虚拟8086方式 VIF：虚拟中断允许标志 =1时，在虚拟8086方式下允许中断 VIP：虚拟中断挂起标志 =1时，在虚拟8086方式下不允许中断 IOPL：I/O特权级标志，2位 用于选择特权级 T1状态： 地址信号有效， ADS#（地址状态）有效 T2状态： 数据出现在数据总线上，若BRDY#有效，可进行数据传输 T12状态： 流水线式总线周期中特有状态 系统中有2个总线周期并行进行 第1个总线周期进入T2状态，正在传输数据 第2个总线周期进入T1状态，地址信号和ADS#有效 T2P状态： 流水线式总线周期中特有状态 系统中有2个总线周期并行进行 第1个总线周期正在传输数据，但由于存储器或外设速度较慢，因此，仍未结束总线周期 第2个总线周期也进入第2个或后面的时钟周期 说明：T2P一般出现在存储器或外设速度较慢的情况 TD状态： T12后若出现读/写操作转换，数据总线需1个时钟周期过渡 Ti状态： 空闲状态 中断向量表与中断描述符表 Pentium的中断分类 硬件中断 非屏蔽中断（NMI） 电源故障、存储器出错和总线操作出错 可屏蔽中断（INTR） 外设向CPU送一个中断请求信号 软件中断 异常中断 如除数为０、溢出、将立即数直接送段寄存器等 调用中断 程序执行INT指令 Pentium的段页两级保护机制 存储器的段级保护 段类型提供读/写保护 界限和粒度提供范围保护 特权级对操作系统和驱动程序提供保护 存储器的页级保护 页的特权级U/S提供页保护 标志R/W提供页面写保护 程序运行中的保护 当前特权级 描述符特权级 请求特权级 这就好象在外科手术中，一个熟练的护士可以根据手术进展情况来判断医生的需要(象分枝预测)提前将手术器械拿在手上(象推测执行)然后按医生要求递给他，这样可以避免等医生说出要什么，再由护士拿起递给他(医生)的等待时间。当然如果护士判断错误，也必须要放下预先拿的器械再重新拿医生需要的递过去。尽管如此，只要护士经验丰富，判断准确率高，那么当然就可以提高手术进行速度。 因此我们可以看出，在以上推测执行时的分枝预测准确性至关重要!所以通过 InteI公司技术人员的努力，现在的Pentium和pentium II系列CPU的分枝预测正确率分别达到了80%和90%，这样虽然可能会有2O%和10%分枝预测错误但平均以后的结果仍然可以提高CPU的运算速度。 BOFF#（强制让出总线信号）和RESET（复位信号）会使CPU进入空闲状态 第四章 8086 EU 运算器 通用寄存器 标志寄存器 EU控制器 BIU 段寄存器 16位指令指针寄存器IP 20位地址加法器 6字节指令队列 输入输出控制电路 8086的逻辑结构 功能：执行指令 功能：在CPU和内存或在CPU和I/O之间传送指令和数据 下列属于8086结构的是（ ） A.CPU B.ALU C.IPU D.BIU 能够使8086取指令和执行指令操作同时进行的重要部件是（ ） A.指令指针寄存器 B.20位地址加法器 C.译码器 D.指令队列缓冲器 D D Pentium的逻辑结构 指令译码器 浮点处理部件 分支目标缓冲器BTB 控制ROM 分段分页部件 寄存器组 组成： 总线接口部件BIU U流水线和V流水线 代码高速缓存 数据高速缓存 指令预取部件 U流水线和V流水线的硬件结构不完全相同（ ） 片内代码Cache和数据Cache互相独立，可提高指令预取和数据操作的命中率（ ） 并不是将所有指令都从取值至执行的指令操作过程分成5级（ ） BTB的作用是预测并提供转移指令的目标地址（ ） Pentium的寄存器组 浮点寄存器组 GDTR IDTR T