华侨大学《EDA技术》第3讲 VHDL入门-时序逻辑.pdfVIP

EDA技术 第3讲 VHDL入门-时序逻辑 1 EDA 中心 HQU 简单时序电路的VHDL描述 D触发器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); D触发器 END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BE