北大Verilog课件–16Verilog存储器设计.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第16章 存储器建模 存储器件建模 简单ROM描述 简单的RAM描述 参数化存储器描述 存储器数据装入 使用双向端口 双向端口建模 — 使用基本单元建模 双向端口建模 — 使用持续赋值建模 双向端口建模 — 存储器端口建模 复习 * 学习内容： 如何描述存储器 如何描述双向端口 描述存储器必须做两件事： 说明一个适当容量的存储器。 提供内容访问的级别，例如： 只读 读和写 写同时读 多个读操作，同时进行单个写操作 同时有多个读和多个写操作，有保证一致性的方法 下面的ROM描述中使用二维寄存器组定义了一个存储器mem。ROM的数据单独保存在文件my_rom_data中，如右边所示。通常用这种方法使ROM数据独立于ROM描述。 `timescale 1ns/10ps module myrom (read_data, addr, read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $re